JP2009020933A - 発振装置、発振方法及びメモリ装置 - Google Patents

発振装置、発振方法及びメモリ装置 Download PDF

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Abstract

【課題】発振信号の周期のばらつきを考慮して発振信号の周期に適切なマージンを持たせることができる発振装置、発振方法及びメモリ装置を提供することを課題とする。
【解決手段】発振周期指示信号を出力する第１の設定部（１０２〜１０４）と、前記発振周期指示信号に対して演算する演算器（１１１）と、前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振部（１０５，１０６）とを有することを特徴とする発振装置が提供される。
【選択図】図１

Description

本発明は、発振装置、発振方法及びメモリ装置に関する。
メモリには、セルフリフレッシュ要求信号を生成するための発振器が備えられる。その発振器は、プロセスばらつきによって発振周期にばらつきが生じてしまう。そのため、各半導体チップ毎に要求されるリフレッシュ時間が異なってしまう。これを解消するために、プロービングテストにおいて、半導体チップ毎にリフレッシュ要求信号の分周数を変更している。このようにすることで、リフレッシュ要求信号の周期を調整し、要求されるリフレッシュ要求信号の周期のチップ毎のばらつきを小さくしている。
メモリは、ノーマルメモリセル及び冗長メモリセルを有する。この場合に問題となるのが、ノーマルメモリセルを冗長メモリセルに置き換える前（以下、冗長前という）のプロービングテストとノーマルメモリセルを冗長メモリセルに置き換えた後（以下、冗長後という）のプロービングテストの関係である。冗長前のプロービングテストでは、冗長後のプロービングテストでリフレッシュ動作の実力不足で、フェイルが発生しないようにするため、冗長前のリフレッシュ要求信号の周期を冗長後のリフレッシュ要求信号の周期より長くする必要がある。しかし、外部から半導体チップ毎に異なる分周数を知ることができないので、半導体チップ毎に適切なマージンを用いて、冗長前のリフレッシュ要求信号の周期を冗長後のリフレッシュ要求信号の周期より長くことができない。
図１２は、メモリ装置の構成例を示す図である。発振装置１２０１は、リフレッシュ要求信号Ｓ２を生成する。測定モードでは、テスト回路１２０３は、選択回路１２０４を介して、分周数を分周器１２０６に指示する。発振器１２０５は、発振信号Ｓ１を出力する。分周器１２０６は、指示された分周数で発振信号Ｓ１を分周し、リフレッシュ要求信号Ｓ２を出力する。リフレッシュ要求信号Ｓ２の周期を測定し、その周期のばらつきを補正した分周数をヒューズ回路１２０２に書き込む。ノーマルモードでは、ヒューズ回路１２０２は、選択回路１２０４を介して分周数を分周器１２０６に指示する。これにより、発振装置１２０１は、所望の周期のリフレッシュ要求信号Ｓ２を生成することができる。メモリ１２０８は、データを記憶する。メモリコントロール回路１２０７は、リフレッシュ要求信号Ｓ２を基にメモリ１２０８に対してリフレッシュ動作を行う。
ヒューズ回路１２０２の分周数設定をテストモードで再現できるようにしておき、冗長前の分周数設定を冗長後の分周数設定（ヒューズ回路１２０２の設定）に対してマージンを持った設定にして試験を行う必要がある。
各半導体チップ毎に発振器１２０５の発振周期が異なっているため、これを最適化した場合には、各半導体チップ毎に分周数が異なっていることになる。このような状態で、各半導体チップ毎に最適な分周数のマージンを持たせるためには、各半導体チップ毎にテストモード等で設定する分周数を変える必要がある。即ち、ヒューズ回路１２０２への分周数書き込み後にその分周数が分かっていることが必要である。しかし、ヒューズ回路１２０２の分周数は、半導体チップ外部に出力されていないため不明である。たとえヒューズ回路１２０２の分周数を読み出したとしても、各半導体チップ毎に分周数が異なっているため、各半導体チップ毎に異なった分周数を設定する必要がある。この設定をＧＯ／ＮＯＧＯ（パス／フェイル）試験において実現することは非常に困難である。
図１３は、冗長前のテストモードで分周数にマージンを持たせるためのメモリ装置の構成例を示す図である。以下、図１３が図１２と異なる点を説明する。選択回路１３０１は、冗長前のテストモードでは外部入力の発振信号ＳＡ１を選択して発振信号ＳＡ２として出力し、冗長後のテストモードでは発振器１２０５の発振信号Ｓ１を選択して発振信号ＳＡ２として出力する。分周器１２０６は、発振信号ＳＡ２を分周し、リフレッシュ要求信号ＳＡ３を出力する。メモリコントロール回路１２０７は、リフレッシュ要求信号ＳＡ３を基にメモリ１２０８に対してリフレッシュ動作を行う。しかし、この場合も、発振器１２０５の発振信号Ｓ１のばらつきに応じた分周数のマージンを持たせることができない。
図１４は、冗長前のテストモードで分周数にマージンを持たせるための他のメモリ装置の構成例を示す図である。以下、図１４が図１２と異なる点を説明する。選択回路１４０１は、冗長前のテストモードでは外部入力のリフレッシュ要求信号ＳＢ１を選択してリフレッシュ要求信号ＳＢ２として出力し、冗長後のテストモードでは分周器１２０６が出力するリフレッシュ要求信号Ｓ２を選択してリフレッシュ要求信号ＳＢ２として出力する。メモリコントロール回路１２０７は、リフレッシュ要求信号ＳＢ２を基にメモリ１２０８に対してリフレッシュ動作を行う。しかし、この場合も、発振器１２０５の発振信号Ｓ１のばらつきに応じた分周数のマージンを持たせることができない。
また、下記の特許文献１には、セルリフレッシュモードを有する半導体記憶装置であって、セルフリフレッシュ期間可変手段を具備し、該セルフリフレッシュ期間可変手段は、所定の外部アドレス信号を入力し、該所定の外部アドレス信号を基に発振周期制御信号を生成し、該発振周期制御信号により発振回路の発振周期を可変とすることにより、セルフリフレッシュ期間を可変にしたことを特徴とする半導体記憶装置が記載されている。
また、下記の特許文献２には、データ保持のためにリフレッシュ動作を必要とする複数のメモリセルをアレイ状に含むメモリアレイと、前記メモリアレイ内の予め定められた複数のメモリセル（「モニタセル」という）に対して、所定のデータをそれぞれ書き込む制御を行う回路と、前記所定のデータを書き込んだ前記複数のモニタセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時にデータを読み出す制御を行う回路と、前記モニタセルからの読み出しデータと前記所定のデータとを比較してエラーカウント又はエラー率を測定し、前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御する回路と、を備えている、ことを特徴とする半導体記憶装置が記載されている。
特開２００１−１８４８６０号公報 特開２００６−４５５７号公報
冗長前のテストでは、冗長後のテストよりもリフレッシュ要求信号の周期を長くする（分周数を大きくする）必要がある。しかし、半導体チップ毎に分周数の設定が異なるため、半導体チップ毎に適切な分周数のマージンを用いて、冗長前の分周数を設定することが困難である。
本発明の目的は、発振信号の周期のばらつきを考慮して発振信号の周期に適切なマージンを持たせることができる発振装置、発振方法及びメモリ装置を提供することである。
本発明の発振装置は、発振周期指示信号を出力する第１の設定部と、前記発振周期指示信号に対して演算する演算器と、前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振部とを有することを特徴とする。
発振周期指示信号に対して演算することにより、発振信号の周期のばらつきを考慮して発振信号の周期に適切なマージンを持たせることができる。
（第１の実施形態）
図１は本発明の第１の実施形態によるメモリ装置の構成例を示すブロック図であり、図２はその動作を説明するためのタイミングチャートである。発振装置１０１は、ヒューズ回路１０２、テスト回路１０３、選択回路１０４、発振器１０５、分周器１０６、比較回路１０７及び加算回路１１１を有し、リフレッシュ要求信号Ｓ２を生成する。発振装置１０１は、測定モード、テストモード及びノーマルモードを有し、その発振方法を説明する。まず、測定モードによるリフレッシュ要求信号Ｓ２の周期の調整方法を説明する。テスト回路１０３は、測定モードにおける分周数を出力する。例えば、外部からテスト回路１０３が出力する分周数を制御可能である。測定モードにおいて、選択回路１０４は、テスト回路１０３が出力する分周数を選択する。ヒューズ回路１０２、テスト回路１０３及び選択回路１０４は、分周器１０６の分周数を設定するための設定部である。測定モードでは、加算回路１１１は、加算を行わないか、０を加算する。発振部は、発振器１０５及び分周器１０６を含む。発振器１０５は、イネーブル信号ＳＴに応じて発振信号Ｓ１を生成する。具体的には、発振器１０５は、発振信号を生成し、イネーブル信号ＳＴがハイレベルになると発振信号Ｓ１の出力を開始する。第１の分周器１０６は、カウンタを含み、選択回路１０４が出力する分周数で発振信号Ｓ１を分周してリフレッシュ要求信号（第１の分周信号）Ｓ２を出力し、発振信号Ｓ１の発振数（パルス数）をカウントしてカウント値Ｓ３を出力する。また、分周器１０６は、イネーブル信号ＳＴがハイレベルになるとカウント値Ｓ３を０にリセットし、イネーブル信号ＳＴがローレベルになるとカウント値Ｓ３のカウントを停止してカウント値Ｓ３を保持する。なお、発振器１０５は、イネーブル信号ＳＴがローレベルになると、発振信号Ｓ１の出力を停止するようにしてもよい。
例えば、イネーブル信号ＳＴのハイレベル期間は２０μｓである。このハイレベル期間は変更可能である。分周器１０６は、イネーブル信号ＳＴがハイレベルの間、発振信号Ｓ１のカウント値Ｓ３をカウントする。例えば、イネーブル信号ＳＴがハイレベルである２０μｓの期間において、カウント値Ｓ３は２４である。分周器（カウンタ）１０６は、テスト回路１０３により指定された分周数（第１の信号で指定された発振数）でリセットするかしないかの選択を行うことができる。測定モードではリセットしない方が選択され、テストモード及びノーマルモードではリセットする方が選択される。なお、テスト回路１０３は、２４より大きい分周数を出力するようにしてもよい。発振信号Ｓ１の周期は、イネーブル信号ＳＴのハイレベル期間（２０μｓ）をカウント値Ｓ３で割った値である。
しかし、カウント値Ｓ３は整数であるため、発振数が２４〜２５の間の時のカウント値Ｓ３は２４となるため誤差が生じる。発振信号Ｓ１の発振数は、２０μｓ／２４から２０μｓ／２５までの間である。この場合、発振信号Ｓ１の最大誤差は、２０μｓ／２４−２０μｓ／２５＝２０μｓ／（２４×２５）である。
この誤差は、イネーブル信号ＳＴのハイレベル期間を長くすることにより小さくすることが可能である。例えば、イネーブル信号ＳＴのハイレベル期間を２００μｓとすれば、カウント値Ｓ３は約２４０となり、発振信号Ｓ１の周期の最大誤差は、２００μｓ／２４０−２００μｓ／２４１＝２００μｓ／（２４０×２４１）であり、イネーブル信号ＳＴのハイレベル期間が２０μｓの場合に比べて１桁小さくすることができる。これにより、１回の測定で、発振信号Ｓ１の周期を高精度で測定することができる。
比較回路（比較器）１０７は、カウント値Ｓ３及びリファレンス数ＣＮＴを比較し、比較結果信号Ｓ４を出力する。比較結果信号Ｓ４は、カウント値Ｓ３及びリファレンス数ＣＮＴが一致すれば一致信号となり、カウント値Ｓ３及びリファレンス数ＣＮＴが一致しなければ不一致信号となる。例えば、リファレンス数ＣＮＴは、外部信号であり、例えばアドレス線を用いてアドレスとして外部から入力可能である。出力回路１０８は、出力バッファであり、比較結果信号Ｓ４を外部に出力する。リファレンス数ＣＮＴを変化させ、比較結果信号Ｓ４が一致信号となるリファレンス数ＣＮＴを検出する。一致したリファレンス数ＣＮＴが発振信号Ｓ１の発振数（カウント値）として検出される。
外部アドレスをリファレンス数ＣＮＴとしてカウント値Ｓ３を検出するには、分周器１０６のカウンタをバイナリカウンタ（２進カウンタ）で構成する。上記の場合、カウント値Ｓ３が２４＝１１０００（２進数）であるため、このカウント値Ｓ３とアドレスＡ１０〜Ａ０（＝ＬＬＬ，ＬＬＬＨ，ＨＬＬＬ）と比較を行って検出可能である。ここで、Ｌ（ローレベル）は０を表し、Ｈ（ハイレベル）は１を表す。
図３は、分周器１０６のカウント値Ｓ３を基にヒューズ回路１０２の分周数を設定する方法を説明するためのグラフである。上記の方法により、分周器１０６のカウント値Ｓ３を検出することができる。図３の上段のグラフのように、イネーブル信号ＳＴのハイレベル期間をカウント値Ｓ３で割ることにより、発振信号Ｓ１の発振周期を得ることができる。次に、図３の下段のグラフのように、所望のリフレッシュ要求信号Ｓ２の周期を発振信号Ｓ１の発振周期で割ることにより、分周数を得ることができる。この分周数をヒューズ回路１０２に書き込む。ヒューズ回路１０２は、レーザヒューズ回路又は電気ヒューズ回路であり、分周数を記憶する。
また、実際には、分周器１０６のカウント値Ｓ３と分周数の対応表を用意しておき、対応表を用いて分周器１０６のカウント値Ｓ３から分周数を求め、ヒューズ切断によりヒューズ回路１０２に分周数を設定する。
次に、ノーマルモードによりリフレッシュ要求信号Ｓ２を生成する方法を説明する。ヒューズ回路１０２は、上記の書き込まれた分周数を出力する。ノーマルモードにおいて、選択回路１０４は、ヒューズ回路１０２が出力する分周数を選択する。ノーマルモードでは、加算回路１１１は、加算を行わないか、０を加算する。発振器１０５は、イネーブル信号ＳＴに応じて発振信号Ｓ１を生成する。分周器１０６は、選択回路１０４が出力する分周数で発振信号Ｓ１を分周してリフレッシュ要求信号Ｓ２を出力する。これにより、所望の周期のリフレッシュ要求信号Ｓ２を生成することができ、リフレッシュ要求信号Ｓ２の周期のばらつきを防止することができる。
メモリ１１０は、例えばリフレッシュ動作が必要なＤＲＡＭ又は擬似ＳＲＡＭであり、データを記憶する。メモリコントロール回路（メモリコントローラ）１０９は、リフレッシュ要求信号Ｓ２を基にメモリ１１０に対してリフレッシュ動作を行う。リフレッシュ動作は、ＤＲＡＭ等の記憶が失われないように電荷を補充する動作である。半導体メモリの一種であるＤＲＡＭは、コンデンサに電荷を蓄えることによって情報を保持する。この電荷は時間とともに減少するため、放っておくと一定時間で放電しきって情報を失ってしまう。これを防ぐため、ＤＲＡＭには一定時間毎に再び電荷を注入するリフレッシュ動作を行う必要がある。
メモリ１１０は、複数のノーマルメモリセル及び複数の冗長メモリセルを有する。ノーマルメモリセル及び冗長メモリセルは、データを記憶するメモリセルである。上記の測定モード及びノーマルモードの間に、テストモードによる試験を行う。
まず、第１のプロービングテストは、冗長前（ノーマルメモリセルを冗長メモリセルに置き換える前）のメモリ装置のテストであり、ノーマルメモリセル及び冗長メモリセルに対してリフレッシュ動作試験等を行う。この試験において、フェイル（不合格）のノーマルメモリセルがある場合には、フェイルのノーマルメモリセルをパス（合格）の冗長メモリセルに置き換える。なお、上記のヒューズ回路１０２への書き込みは、第１のプロービングテストの後に行ってもよい。
次に、第２のプロービングテストを行う。第２のプロービングテストは、冗長後（ノーマルメモリセルを冗長メモリセルに置き換えた後）のメモリ装置のテストであり、ノーマルメモリセル及び置き換えられた冗長メモリセルに対してリフレッシュ動作試験等を行う。上記の第１及び第２のプロービングテストは、パッケージング前の半導体チップのメモリ装置のテストである。
次に、ファイナルテストを行う。ファイナルテストは、パッケージング後のメモリ装置のテストであり、ノーマルメモリセル及び置き換えられた冗長メモリセルに対してリフレッシュ動作試験等を行う。
ファイナルテストのモードでは、ノーマルモード時と同じ周期のリフレッシュ要求信号Ｓ２を用いてリフレッシュ動作試験を行う。例えば、ファイナルテスト及びノーマルモードでは、分周器１０６の分周数が２０であり、リフレッシュ要求信号Ｓ２の周期は４２０μｓである。この「２０」の分周数は、上記の測定モードでヒューズ回路１０２に書き込まれた分周数である。また、選択回路１０４はヒューズ回路１０２の分周数を選択し、加算回路１１１は加算を行わないので、分周器１０６はヒューズ回路１０２の分周数で分周を行う。
ファイナルテストの前の第２のプロービングテストのモードでは、ファイナルテストよりも厳しい条件でリフレッシュ動作試験等を行う。仮に、ファイナルテストと同じ条件でファイナルテストを行うと、リフレッシュ動作試験のばらつきにより、第２のファイナルテストをぎりぎりパスしたものが、ファイナルテストではフェイルになることがある。このような効率の悪いテストを回避するため、第２のプロービングテストは、ファイナルテストよりも厳しい条件でリフレッシュ動作試験等を行う。具体的には、第２のプロービングテストのリフレッシュ要求信号Ｓ２の周期をファイナルテストのリフレッシュ要求信号Ｓ２の周期よりも長くする。リフレッシュ要求信号Ｓ２は周期が長いほど、リフレッシュ周期が長くなり、データが消失し易くなる。例えば、第２のプロービングテストでは、分周器１０６の分周数が２１であり、リフレッシュ要求信号Ｓ２の周期は４５０μｓである。ヒューズ回路１０２は「２０」の分周数を記憶し、選択回路１０４はヒューズ回路１０２の分周数を選択する。加算回路１１１はヒューズ回路１０２の分周数（例えば２０）に演算係数ＮＭ（例えば１）を加算し、分周器１０６に出力する。加算回路１１１は、実質的には減算を行う。分周器１０６は、加算器１１１が出力する分周数（例えば２１）で分周を行い、リフレッシュ要求信号Ｓ２（例えば４５０μｓ）を出力する。
第２のプロービングテストの前の第１のプロービングテストのモードでは、上記と同様の理由により、第２のプロービングテストよりも厳しい条件でリフレッシュ動作試験等を行う。具体的には、第１のプロービングテストのリフレッシュ要求信号Ｓ２の周期を第２のプロービングテストのリフレッシュ要求信号Ｓ２の周期よりも長くする。例えば、第１のプロービングテストでは、分周器１０６の分周数が２２であり、リフレッシュ要求信号Ｓ２の周期は５００μｓである。ヒューズ回路１０２は「２０」の分周数を記憶し、選択回路１０４はヒューズ回路１０２の分周数を選択する。加算回路１１１はヒューズ回路１０２の分周数（例えば２０）に演算係数ＮＭ（例えば２）を加算し、分周器１０６に出力する。分周器１０６は、加算器１１１が出力する分周数（例えば２２）で分周を行い、リフレッシュ要求信号Ｓ２（例えば５００μｓ）を出力する。
加算回路１１１は、冗長前のリフレッシュ要求信号Ｓ２の周期が冗長後のリフレッシュ要求信号Ｓ２の周期よりも長くなるように演算する。
以上のように、本実施形態は、１回の測定で、発振信号Ｓ１の周期を高精度で測定することができ、簡単にリフレッシュ要求信号Ｓ２の周期のばらつきを防止することができる。
また、プロセスばらつきにより発振器１０５の発振信号Ｓ１の周期にばらつきが生じるため、メモリ装置の半導体チップ毎にヒューズ回路１０２に書き込まれる分周数が異なる。第１及び第２のプロービングテストでは、加算回路１１１は、ヒューズ回路１０２の分周数に対して、適切なマージンとして演算係数ＮＭを加算する。これにより、半導体チップ毎にヒューズ回路１０２の分周数が異なっていたとしても、各半導体チップのヒューズ回路１０２の分周数に対して適切なマージンを設定することができ、適切な第１及び第２のプロービングテストを行うことができる。
（第２の実施形態）
図４は、本発明の第２の実施形態によるメモリ装置の構成例を示すブロック図である。本実施形態（図４）は、第１の実施形態（図１）に対して、高温用設定部４０１、低温用設定部４０２及び温度検出器４０３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。リフレッシュ要求信号Ｓ２の周期は、温度により変えることが好ましい。メモリ１１０は、高温では蓄積電荷の放電速度が速いため分周数を小さくしてリフレッシュ要求信号Ｓ２の周期を短くし、低温では蓄積電荷の放電速度が遅いため分周数を大きくしてリフレッシュ要求信号Ｓ２の周期を長くすることが好ましい。これにより、消費電力を小さくすることができる。高温用設定部４０１には高温時の小さい分周数を記憶させ、低温用設定部４０２には低温時の大きい分周数を記憶させる。高温設定部４０１及び低温設定部４０２は、それぞれ図１のヒューズ回路１０２及びテスト回路１０３を有する。温度検出器４０３は、温度を検出する。選択回路１０４は、温度検出器４０３により検出された温度が閾値よりも高温であるときには高温用設定部４０１が出力する分周数を選択し、温度検出器４０３により検出された温度が閾値よりも低温であるときには低温用設定部４０２が出力する分周数を選択する。高温用設定部４０１、低温設定部４０２及び選択回路１０４は、温度検出器４０３により検出された温度に応じて分周器１０６の分周数を設定するための設定部である。
まず、高温（第１の温度）において、第１の実施形態の測定モードの動作を行い、発振信号Ｓ１のカウント値Ｓ３を検出する。次に、上記の図３の説明のように、そのカウント値Ｓ３を基に高温における分周数を求める。ここで、高温時のリフレッシュ要求信号Ｓ２の周期は短い。次に、その分周数を高温用設定部４０１内のヒューズ回路１０２に書き込み設定する。
次に、低温（第２の温度）において、第１の実施形態の測定モードの動作を行い、発振信号Ｓ１のカウント値Ｓ３を検出する。次に、上記の図３の説明のように、そのカウント値Ｓ３を基に低温における分周数を求める。ここで、低温時のリフレッシュ要求信号Ｓ２の周期は長い。次に、その分周数を低温用設定部４０２内のヒューズ回路１０２に書き込み設定する。
なお、上記では、高温時の分周数と低温時の分周数の両方の測定を行う場合を例に説明したが、片方のみ測定を行うようにしてもよい。例えば、高温時の分周数のみを測定し、低温時の分周数は低温時の分周数に係数を乗じた分周数として低温用設定部４０２に書き込むようにしてもよい。また、高温及び低温の２個の温度領域に分けて、温度領域毎に分周数を設定する場合を説明したが、３個以上の温度領域毎に分周数を設定するようにしてもよい。
次に、テストモードについて説明する。テストモードは、第１の実施形態と同様である。第１のプロービングテストのモードでは、選択回路１０４は、温度検出器４０３により検出された温度が閾値よりも高温であるときには高温用設定部４０１内のヒューズ回路１０２が出力する分周数を選択し、温度検出器４０３により検出された温度が閾値よりも低温であるときには低温用設定部４０２内のヒューズ回路１０２が出力する分周数を選択する。加算回路１１１は、選択回路１０４が出力する分周数（例えば２０）に対して演算係数ＮＭ（例えば２）を加算する。分周器１０６は、加算回路１１１が出力する分周数（例えば２２）で発振信号Ｓ１を分周し、リフレッシュ要求信号Ｓ２（例えば５００μｓ）を出力する。
次に、第２のプロービングテストのモードでは、選択回路１０４は、温度検出器４０３により検出された温度が閾値よりも高温であるときには高温用設定部４０１内のヒューズ回路１０２が出力する分周数を選択し、温度検出器４０３により検出された温度が閾値よりも低温であるときには低温用設定部４０２内のヒューズ回路１０２が出力する分周数を選択する。加算回路１１１は、選択回路１０４が出力する分周数（例えば２０）に対して演算係数ＮＭ（例えば１）を加算する。分周器１０６は、加算回路１１１が出力する分周数（例えば２１）で発振信号Ｓ１を分周し、リフレッシュ要求信号Ｓ２（例えば４５０μｓ）を出力する。
次に、ファイナルテストのモードでは、選択回路１０４は、温度検出器４０３により検出された温度が閾値よりも高温であるときには高温用設定部４０１内のヒューズ回路１０２が出力する分周数を選択し、温度検出器４０３により検出された温度が閾値よりも低温であるときには低温用設定部４０２内のヒューズ回路１０２が出力する分周数を選択する。加算回路１１１は、加算を行わないか、０を加算する。分周器１０６は、選択回路１０４が出力する分周数（例えば２０）で発振信号Ｓ１を分周し、リフレッシュ要求信号Ｓ２（例えば４２０μｓ）を出力する。
次に、ノーマルモードでは、発振装置１０１は、第１の実施形態と同様に、リフレッシュ要求信号Ｓ２を生成する。選択回路１０４は、温度検出器４０３により検出された温度が閾値よりも高温であるときには高温用設定部４０１内のヒューズ回路１０２が出力する分周数を選択し、温度検出器４０３により検出された温度が閾値よりも低温であるときには低温用設定部４０２内のヒューズ回路１０２が出力する分周数を選択する。加算回路１１１は、加算を行わないか、０を加算する。分周器１０６は、選択回路１０４が出力する分周数（例えば２０）で発振信号Ｓ１を分周し、リフレッシュ要求信号Ｓ２（例えば４２０μｓ）を出力する。
本実施形態は、第１の実施形態と同様に、１回の測定で、発振信号Ｓ１の周期を高精度で測定することができ、簡単にリフレッシュ要求信号Ｓ２の周期のばらつきを防止することができる。
また、プロセスばらつきにより発振器１０５の発振信号Ｓ１の周期にばらつきが生じるため、メモリ装置の半導体チップ毎にヒューズ回路１０２に書き込まれる分周数が異なる。第１及び第２のプロービングテストでは、加算回路１１１は、ヒューズ回路１０２の分周数に対して、適切なマージンとして演算係数ＮＭを加算する。これにより、半導体チップ毎にヒューズ回路１０２の分周数が異なっていたとしても、各半導体チップのヒューズ回路１０２の分周数に対して適切なマージンを設定することができ、適切な第１及び第２のプロービングテストを行うことができる。
（第３の実施形態）
図５は、本発明の第３の実施形態によるメモリ装置の構成例を示すブロック図である。本実施形態（図５）は、第１の実施形態（図１）に対して、ヒューズ回路５０１、テスト回路５０２、選択回路５０３、分周器５０４及び温度検出器５０５を追加したものである。発振部は、発振器１０５、分周器１０６及び５０４を含む。以下、本実施形態が第１の実施形態と異なる点を説明する。
ヒューズ回路１０２、テスト回路１０３及び選択回路１０４は、第１の分周器１０６の分周数を設定するための第１の設定部である。ヒューズ回路５０１、テスト回路５０２及び選択回路５０３は、第２の分周器５０４の分周数を設定するための第２の設定部である。
ヒューズ回路１０２及びテスト回路１０３は、高温時の分周数を出力する。測定モードでは、選択回路１０４は、テスト回路１０３が出力する分周数を選択する。分周器１０６は、発振信号Ｓ１を発振数をカウントし、カウント値Ｓ３を出力する。第１の実施形態と同様に、検出されたカウント値Ｓ３を基に高温時の分周数を求め、ヒューズ回路１０２に書き込む。
ヒューズ回路５０１及びテスト回路５０２は、低温時の分周数を出力する。ヒューズ回路５０１には、ヒューズ回路１０２に書き込んだ分周数の係数倍の分周数を書き込む。選択回路５０３は、測定モードではテスト回路５０２が出力する分周数を選択し、ノーマルモードではヒューズ回路５０１が出力する分周数を選択し、分周器５０４に出力する。温度検出器５０５は、温度を検出する。第２の分周器５０４は、温度検出器５０５により検出された温度が閾値より低温であるときには、選択回路５０３が出力する分周数で第１の分周器１０６が出力するリフレッシュ要求信号（第１の分周信号）Ｓ２を分周し、リフレッシュ要求信号（第２の分周信号）Ｓ５を出力し、温度検出器５０５により検出された温度が閾値より高温であるときには、リフレッシュ要求信号Ｓ２をリフレッシュ要求信号Ｓ５として出力する。分周器５０４は、検出された温度に応じて、高温時のリフレッシュ要求信号又は低温時のリフレッシュ要求信号を出力する。高温時では、分周数が小さく、リフレッシュ要求信号Ｓ５の周期が短い。低温時では、分周数が大きく、リフレッシュ要求信号Ｓ５の周期が長い。メモリコントロール回路１０９は、リフレッシュ要求信号Ｓ５を基にメモリ１１０に対してリフレッシュ動作を行う。
加算回路１１１は、第１の実施形態と同様に、測定モード、ファイナルテストのモード及びノーマルモードでは加算を行わず、第１のプロービングテストのモードでは演算係数ＮＭ（例えば２）を加算し、第２のプロービングテストのモードでは演算係数ＮＭ（例えば１）を加算する。
なお、分周器５０４は、分周器１０６と同様に、リフレッシュ要求信号Ｓ２の発振数をカウントし、比較回路１０７が分周器５０４のカウント値及びリファレンス数ＣＮＴを比較し、比較結果信号を出力回路１０８に出力し、第１の実施形態と同様にして、分周器５０４のカウント値を基に低温時の分周数を求め、ヒューズ回路５０１に書き込むようにしてもよい。
（第４の実施形態）
図６は、本発明の第４の実施形態によるメモリ装置の構成例を示すブロック図である。本実施形態（図６）は、第１の実施形態（図１）に対して、制御回路６０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。第１の実施形態では、分周数を制御することにより、リフレッシュ要求信号Ｓ２の周期を調整していたが、本実施形態では、定電流値又は定電圧値を制御することにより、リフレッシュ要求信号Ｓ２の周期を調整する。
ヒューズ回路１０２及びテスト回路１０３は、定電流値又は定電圧値の指示信号を選択回路１０４を介して加算回路１１１に出力する。加算回路１１１は、第１の実施形態と同様に、測定モード、ファイナルテストのモード及びノーマルモードでは加算を行わず、第１及び第２のプロービングテストのモードでは選択回路１０４が出力する定電流値又は定電圧値の指示信号に対して演算係数ＮＭを加算する。
制御回路（制御部）６０１は、加算回路１１１が出力する指示信号に応じて定電流又は定電圧を生成する。発振器１０５は、生成された定電流又は定電圧に応じた周期で発振信号Ｓ１を生成する。発振信号Ｓ１の周期は、定電流値又は定電圧値に応じて変化する。分周器１０６は、発振信号Ｓ１を分周してリフレッシュ要求信号Ｓ２を出力し、発振信号Ｓ３をカウントしてカウント値Ｓ３を出力する。その他の動作は、第１の実施形態と同様である。
図７は、制御回路６０１及び発振器１０５の構成例を示す回路図である。制御回路６０１は、定電圧生成回路である。電流源７０１及び可変抵抗７０２は、電源電圧及び基準電位間に直列に接続される。コンパレータ７０３は、可変抵抗７０２の電圧及び発振器１０５の電圧の比較結果を出力する。ｐチャネルＭＯＳ電界効果トランジスタ７０４は、ソースが電源電圧に接続され、ゲートがコンパレータ７０３の出力端子に接続され、ドレインが発振器１０５に接続される。可変抵抗７０２の抵抗値を変えることにより、発振器１０５に供給する定電圧値を制御することができる。発振器１０５は、定電圧値に応じた周期で発振信号を生成する。
図８は、他の制御回路６０１及び発振器１０５の構成例を示す回路図である。制御回路６０１は、定電流生成回路である。ｎチャネルＭＯＳ電界効果トランジスタ８０２は、ソースが基準電位に接続され、ゲート及びドレインが電流源８０１を介して電源電圧に接続される。ｎチャネルＭＯＳ電界効果トランジスタ８０３は、ソースが基準電位に接続され、ゲートがトランジスタ８０２のゲートに接続され、ドレインが発振器１０５を介して電源電圧に接続される。トランジスタ８０３のチャネル幅（ゲート幅）は、トランジスタ８０２のチャネル幅の整数倍であり、可変である。具体的には、トランジスタ８０３は、複数のトランジスタの並列接続で構成され、並列接続数を変えることにより、チャネル幅を制御することができる。トランジスタ８０３のチャネル幅を変えることにより、発振器１０５に供給する定電流値を制御することができる。発振器１０５は、定電流値に応じた周期で発振信号を生成する。
図９は、他の制御回路６０１及び発振器１０５の構成例を示す回路図である。制御回路６０１は、定電流生成回路である。ｐチャネルＭＯＳ電界効果トランジスタ９０１は、ソースが電源電圧に接続され、ゲート及びドレインが電流源９０３を介して基準電位に接続される。ｐチャネルＭＯＳ電界効果トランジスタ９０２は、ソースが電源電圧に接続され、ゲートがトランジスタ９０１のゲートに接続され、ドレインが発振器１０５を介して基準電位に接続される。トランジスタ９０２のチャネル幅は、トランジスタ９０１のチャネル幅の整数倍であり、可変である。具体的には、トランジスタ９０２は、複数のトランジスタの並列接続で構成され、並列接続数を変えることにより、チャネル幅を制御することができる。トランジスタ９０２のチャネル幅を変えることにより、発振器１０５に供給する定電流値を制御することができる。発振器１０５は、定電流値に応じた周期で発振信号を生成する。
発振器１０５は、複数のインバータをリング状に接続したものである。制御回路６０１は、定電流又は定電圧を制御する他に、発振器１０５内の各インバータの遅延時間を決定するように各インバータのノードの容量値を調整することにより、発振信号Ｓ１の周期を制御してもよい。その場合、ヒューズ回路１０２及びテスト回路１０３は、容量値指示信号を出力する。
加算回路１１１は、冗長前の発振信号Ｓ１及びリフレッシュ要求信号Ｓ２の周期が、冗長後の発振信号Ｓ１及びリフレッシュ要求信号Ｓ２の周期よりも長くなるように演算する。
本実施形態は、第１の実施形態と同様に、１回の測定で、発振信号Ｓ１の周期を高精度で測定することができ、簡単にリフレッシュ要求信号Ｓ２の周期のばらつきを防止することができる。
また、プロセスばらつきにより発振器１０５の発振信号Ｓ１の周期にばらつきが生じるため、メモリ装置の半導体チップ毎にヒューズ回路１０２に書き込まれる分周数が異なる。第１及び第２のプロービングテストでは、加算回路１１１は、ヒューズ回路１０２の分周数に対して、適切なマージンとして演算係数ＮＭを加算する。これにより、半導体チップ毎にヒューズ回路１０２の分周数が異なっていたとしても、各半導体チップのヒューズ回路１０２の分周数に対して適切なマージンを設定することができ、適切な第１及び第２のプロービングテストを行うことができる。
（第５の実施形態）
図１０は、本発明の第５の実施形態によるメモリ装置の構成例を示すブロック図である。本実施形態（図１０）は、第１の実施形態（図１）に対して、ヒューズ回路１００１、テスト回路１００２及び選択回路１００３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
測定モード及びテストモードでは、テスト回路１００２は選択回路１００３を介して演算係数ＮＭを加算回路１１１に出力する。テストにパスした場合には、ヒューズ回路１００１に「０」の演算係数を書き込む。ヒューズ回路１００１は、レーザヒューズ回路又は電気ヒューズ回路であり、演算係数を記憶する。ノーマルモードでは、ヒューズ回路１００１は、選択回路１００３を介して、「０」の演算係数ＮＭを加算回路１１１に出力する。加算回路１１１は、選択回路１０４が出力する分周数に対して、「０」の演算係数ＮＭを加算する。以後、第１の実施形態と同様である。
第１の実施形態において、第２のプロービングテスト又はファイナルテストでフェイルになったメモリ装置を考える。この場合、より周期の短いリフレッシュ要求信号Ｓ２を使用すればパスする場合がある。また、製品仕様により、リフレッシュ要求信号Ｓ２が所定値より長くなければいけないものと短くてもよいものがある。そこで、リフレッシュ要求信号Ｓ２が短い製品仕様として使用するための再テストを行い、パスすれば、仕様緩和品として出荷する。
まず、再テストモードにおいて、テスト回路１００２は、選択回路１００３を介して、負の演算係数ＮＭ（例えば−１）を加算器１１１に出力する。選択回路１０４は、ヒューズ回路１０２の分周数（例えば２０）を加算器１１１に出力する。加算器１１１は、ヒューズ回路１０２の分周数（例えば２０）に演算係数ＮＭ（例えば−１）を加算し、小さい分周数（例えば１９）を出力する。分周器１０６は、加算器１１１が出力する分周数で発振信号Ｓ１を分周し、周期の短いリフレッシュ要求信号Ｓ２を出力する。この状態で、メモリ１１０のリフレッシュ動作試験等を行う。試験にパスすれば、上記の試験に使用した演算係数ＮＭ（例えば−１）をヒューズ回路１００１に書き込む。ヒューズ回路１００１は、演算係数ＮＭを固定値として加算回路１１１に出力するための演算係数出力部である。
製品出荷後は、ノーマルモードになる。ノーマルモードでは、選択回路１００３はヒューズ回路１００１の演算係数を選択し、選択回路１０４はヒューズ回路１０２の分周数を選択する。加算回路１１１は、ヒューズ回路１０２の分周数にヒューズ回路１００１の演算係数ＮＭを加算する。分周器１０６は、加算回路１１１が出力する分周数で発振信号Ｓ１を分周し、周期の短いリフレッシュ要求信号Ｓ２を出力する。
（第６の実施形態）
図１１は、本発明の第６の実施形態によるメモリ装置の構成例を示すブロック図である。本実施形態（図１１）は、第４の実施形態（図６）に対して、ヒューズ回路１００１、テスト回路１００２及び選択回路１００３を追加したものである。以下、本実施形態が第４の実施形態と異なる点を説明する。本実施形態は、第４の実施形態に第５の実施形態を適用したものである。
測定モード及びテストモードでは、テスト回路１００２は選択回路１００３を介して演算係数ＮＭを加算回路１１１に出力する。テストにパスした場合には、ヒューズ回路１００１に「０」の演算係数を書き込む。ノーマルモードでは、ヒューズ回路１００１は、選択回路１００３を介して、「０」の演算係数ＮＭを加算回路１１１に出力する。加算回路１１１は、選択回路１０４が出力する定電流値又は定電圧値の指示信号に対して、「０」の演算係数ＮＭを加算する。以後、第４の実施形態と同様である。
第５の実施形態と同様に、第２のプロービングテスト又はファイナルテストでフェイルになったメモリ装置を考える。リフレッシュ要求信号Ｓ２が短い製品仕様として使用するための再テストを行い、パスすれば、仕様緩和品として出荷する。
まず、再テストモードにおいて、テスト回路１００２は、選択回路１００３を介して、発振信号Ｓ１の周期を短くするための演算係数ＮＭを加算器１１１に出力する。選択回路１０４は、ヒューズ回路１０２の定電流値又は定電圧値の指示信号を加算器１１１に出力する。加算器１１１は、ヒューズ回路１０２の定電流値又は定電圧値の指示信号に演算係数ＮＭを加算して制御回路６０１に出力する。制御回路６０１は、加算回路１１１が出力する指示信号に応じて定電流又は定電圧を生成する。発振器１０５は、生成された定電流又は定電圧に応じた短周期の発振信号Ｓ１を生成する。分周器１０６は、発振信号Ｓ１を分周し、周期が短いリフレッシュ要求信号Ｓ２を生成する。この状態で、メモリ１１０のリフレッシュ動作試験等を行う。試験にパスすれば、上記の試験に使用した演算係数ＮＭをヒューズ回路１００１に書き込む。ヒューズ回路１００１は、演算係数ＮＭを固定値として加算回路１１１に出力するための演算係数出力部である。
製品出荷後は、ノーマルモードになる。ノーマルモードでは、選択回路１００３はヒューズ回路１００１の演算係数を選択し、選択回路１０４はヒューズ回路１０２の指示信号を選択する。加算回路１１１は、ヒューズ回路１０２の指示信号にヒューズ回路１００１の演算係数ＮＭを加算する。制御回路６０１は、加算回路１１１が出力する指示信号に応じて定電流又は定電圧を生成する。発振器１０５は、生成された定電流又は定電圧に応じた周期の発振信号Ｓ１を生成する。分周器１０６は、発振信号Ｓ１を分周し、周期が短いリフレッシュ要求信号Ｓ２を生成する。
なお、第１〜第６の実施形態では、加算回路１１１は、加算又は減算を行う場合を例に説明したが、乗算又は除算等の演算を行う演算器でもよい。演算器１１１は、選択回路１０４が出力する発振周期指示信号（分周数、定電流値又は定電圧値の指示信号等）に対して演算係数ＮＭを演算する。発振周期指示信号に対して演算することにより、発振信号の周期のばらつきを考慮して発振信号の周期に適切なマージンを持たせることができる。
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）
発振周期指示信号を出力する第１の設定部と、
前記発振周期指示信号に対して演算する演算器と、
前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振部と
を有することを特徴とする発振装置。
（付記２）
前記発振部は、メモリのリフレッシュ要求信号を生成するための発振信号を生成することを特徴とする付記１記載の発振装置。
（付記３）
前記発振部は、
発振信号を生成する発振器と、
前記演算された発振周期指示信号に応じた分周数で前記発振信号を分周する第１の分周器とを有することを特徴とする付記１記載の発振装置。
（付記４）
前記発振部は、
前記演算された発振周期指示信号に応じた電流を生成する制御部と、
前記生成された電流に応じた周期の発振信号を生成する発振器とを有することを特徴とする付記１記載の発振装置。
（付記５）
前記発振部は、
前記演算された発振周期指示信号に応じた電圧を生成する制御部と、
前記生成された電圧に応じた周期の発振信号を生成する発振器とを有することを特徴とする付記１記載の発振装置。
（付記６）
さらに、演算係数を固定値として前記演算器に出力する演算係数出力部を有することを特徴とする付記１記載の発振装置。
（付記７）
前記発振器は、前記発振信号の発振数をカウントするカウンタを有し、
さらに、前記カウントされた発振数及びリファレンス数を比較する比較器を有することを特徴とする付記１記載の発振装置。
（付記８）
前記カウンタは、前記発振信号を分周した第１の分周信号を生成する第１の分周器を有することを特徴とする付記７記載の発振装置。
（付記９）
前記第１の設定部は、前記第１の分周器の分周数を前記発振周期指示信号として出力することを特徴とする付記８記載の発振装置。
（付記１０）
前記第１の設定部は、温度に応じて前記第１の分周器の分周数を前記発振周期指示信号として出力することを特徴とする付記９記載の発振装置。
（付記１１）
さらに、温度を検出する温度検出器を有し、
前記第１の設定部は、前記検出された温度に応じて前記第１の分周器の分周数を前記発振周期指示信号として出力することを特徴とする付記１０記載の発振装置。
（付記１２）
前記発振部は、前記第１の分周信号を分周した第２の分周信号を生成し、温度に応じて前記第１の分周信号又は前記第２の分周信号を出力する第２の分周器を有することを特徴とする付記８記載の発振装置。
（付記１３）
前記第１の設定部は、前記第１の分周器の分周数を前記発振周期指示信号として出力し、
さらに、前記第２の分周器の分周数を設定するための第２の設定部を有することを特徴とする付記１２記載の発振装置。
（付記１４）
前記第１の設定部は、前記発振周期指示信号を記憶するヒューズ回路を有することを特徴とする付記１記載の発振装置。
（付記１５）
前記演算器は、加算又は減算を行うことを特徴とする付記１記載の発振装置。
（付記１６）
付記１記載の発振装置と、
データを記憶するメモリと、
前記発振信号を基に前記メモリに対してリフレッシュ動作を行うメモリコントローラと
を有することを特徴とするメモリ装置。
（付記１７）
前記メモリは、ノーマルメモリセル及び冗長メモリセルを有し、
前記演算器は、前記ノーマルメモリセルを前記冗長メモリセルに置き換える前の発振信号の周期が前記ノーマルメモリセルを前記冗長メモリセルに置き換えた後の発振信号の周期よりも長くなるように演算することを特徴とする付記１６記載のメモリ装置。
（付記１８）
発振周期指示信号を出力する出力ステップと、
前記発振周期指示信号に対して演算する演算ステップと、
前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振ステップと
を有することを特徴とする発振方法。
（付記１９）
前記発振ステップは、
発振信号を発振器により生成するステップと、
前記演算された発振周期指示信号に応じた分周数で前記発振信号を分周するステップとを有することを特徴とする付記１８記載の発振方法。
（付記２０）
前記発振ステップは、
前記演算された発振周期指示信号に応じた周期の発振信号を生成するステップと、
前記発振信号を分周するステップとを有することを特徴とする付記１８記載の発振方法。
本発明の第１の実施形態によるメモリ装置の構成例を示すブロック図である。 メモリ装置の動作を説明するためのタイミングチャートである。 分周器のカウント値を基にヒューズ回路の分周数を設定する方法を説明するためのグラフである。 本発明の第２の実施形態によるメモリ装置の構成例を示すブロック図である。 本発明の第３の実施形態によるメモリ装置の構成例を示すブロック図である。 本発明の第４の実施形態によるメモリ装置の構成例を示すブロック図である。 制御回路及び発振器の構成例を示す回路図である。 他の制御回路及び発振器の構成例を示す回路図である。 他の制御回路及び発振器の構成例を示す回路図である。 本発明の第５の実施形態によるメモリ装置の構成例を示すブロック図である。 本発明の第６の実施形態によるメモリ装置の構成例を示すブロック図である。 メモリ装置の構成例を示す図である。 冗長前のテストモードで分周数にマージンを持たせるためのメモリ装置の構成例を示す図である。 冗長前のテストモードで分周数にマージンを持たせるための他のメモリ装置の構成例を示す図である。
符号の説明
１０１ 発振装置
１０２ ヒューズ回路
１０３ テスト回路
１０４ 選択回路
１０５ 発振器
１０６ 分周器
１０７ 比較回路
１０８ 出力回路
１０９ メモリコントロール回路
１１０ メモリ
１１１ 加算回路

Claims (10)

  1. 発振周期指示信号を出力する第１の設定部と、
    前記発振周期指示信号に対して演算する演算器と、
    前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振部と
    を有することを特徴とする発振装置。
  2. 前記発振部は、メモリのリフレッシュ要求信号を生成するための発振信号を生成することを特徴とする請求項１記載の発振装置。
  3. 前記発振部は、
    発振信号を生成する発振器と、
    前記演算された発振周期指示信号に応じた分周数で前記発振信号を分周する第１の分周器とを有することを特徴とする請求項１記載の発振装置。
  4. 前記発振部は、
    前記演算された発振周期指示信号に応じた電流を生成する制御部と、
    前記生成された電流に応じた周期の発振信号を生成する発振器とを有することを特徴とする請求項１記載の発振装置。
  5. 前記発振部は、
    前記演算された発振周期指示信号に応じた電圧を生成する制御部と、
    前記生成された電圧に応じた周期の発振信号を生成する発振器とを有することを特徴とする請求項１記載の発振装置。
  6. さらに、演算係数を固定値として前記演算器に出力する演算係数出力部を有することを特徴とする請求項１記載の発振装置。
  7. 前記発振器は、前記発振信号の発振数をカウントするカウンタを有し、
    さらに、前記カウントされた発振数及びリファレンス数を比較する比較器を有することを特徴とする請求項１記載の発振装置。
  8. 請求項１記載の発振装置と、
    データを記憶するメモリと、
    前記発振信号を基に前記メモリに対してリフレッシュ動作を行うメモリコントローラと
    を有することを特徴とするメモリ装置。
  9. 前記メモリは、ノーマルメモリセル及び冗長メモリセルを有し、
    前記演算器は、前記ノーマルメモリセルを前記冗長メモリセルに置き換える前の発振信号の周期が前記ノーマルメモリセルを前記冗長メモリセルに置き換えた後の発振信号の周期よりも長くなるように演算することを特徴とする請求項８記載のメモリ装置。
  10. 発振周期指示信号を出力する出力ステップと、
    前記発振周期指示信号に対して演算する演算ステップと、
    前記演算された発振周期指示信号に応じた周期の発振信号を生成する発振ステップと
    を有することを特徴とする発振方法。
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