JPH02165721A - パルス出力装置 - Google Patents
パルス出力装置Info
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- JPH02165721A JPH02165721A JP63321251A JP32125188A JPH02165721A JP H02165721 A JPH02165721 A JP H02165721A JP 63321251 A JP63321251 A JP 63321251A JP 32125188 A JP32125188 A JP 32125188A JP H02165721 A JPH02165721 A JP H02165721A
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- 230000004044 response Effects 0.000 claims abstract description 5
- 230000004913 activation Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、周辺機器などの制御を行うためのパルス出力
装置に関する。
装置に関する。
今日、マイクロコンピュータはＬＳＩ技術の進歩により
高集積化、多機能化が進み、各種の周辺ハードウェアを
ワンチップに搭載するようになってきた。なかでも、パ
ルス出力装置はモータなどの外部機器の制御には不可欠
なもので、制御対象となる外部機器の柿類や性質に応じ
て、さまざまなパルスを発生することが必要となる。こ
のようなパルス出力機能を備えた製品として日本電気類
のμＰ０７８１１などがある。
高集積化、多機能化が進み、各種の周辺ハードウェアを
ワンチップに搭載するようになってきた。なかでも、パ
ルス出力装置はモータなどの外部機器の制御には不可欠
なもので、制御対象となる外部機器の柿類や性質に応じ
て、さまざまなパルスを発生することが必要となる。こ
のようなパルス出力機能を備えた製品として日本電気類
のμＰ０７８１１などがある。
ここで、従来のパルス出力装置について、プログラマブ
ル矩形波（以下、ＰＰＧと記す）出力装置を一例に説明
する。
ル矩形波（以下、ＰＰＧと記す）出力装置を一例に説明
する。
第４図は従来のパネル出力装置のブロック図、第５図、
第６図はその動作タイミング図である。
第６図はその動作タイミング図である。
このパルス出力装置は、プログラムを読出して実行する
中央処理装置（以下ＣＰＬＪと記す） １０と、プログ
ラムおよびデータが格納される記憶手段（以下メモリと
記す）２０と、任意のパルスを発生するパルス出力部３
０と、パルス出力部３０からの割込み要求を受けてＣＰ
Ｕｌ０に割込み処理の起動を要求する割込み制御部４０
と、およびこれらを相互に接続する内部バス５０とから
構成されている。
中央処理装置（以下ＣＰＬＪと記す） １０と、プログ
ラムおよびデータが格納される記憶手段（以下メモリと
記す）２０と、任意のパルスを発生するパルス出力部３
０と、パルス出力部３０からの割込み要求を受けてＣＰ
Ｕｌ０に割込み処理の起動を要求する割込み制御部４０
と、およびこれらを相互に接続する内部バス５０とから
構成されている。
メモリ２０は、プログラムを記憶するプログラムメモリ
２１と、処理データを記憶するデータメモリ２２とから
なっている。パルス出力部３０は、カウントクロックφ
を計数するカウンタ３１と、カウンタ３１と比較する値
を記憶する第１および第２のレジスタ３２．３３と、カ
ウンタ３１と第１および第２のレジスタ３２． ：ｌ：
ｌの比較動作を行ない、カウンタ３１の内容と第１およ
び第２のレジスタ３２．３３の内容が一致するとアクテ
ィブになる第１および第２の一致信号４１．４２を出力
する第１および第２の比較器３４、３５と、外部に出力
するパルスを制御する出力制御回路３６とからなってい
る。割込み制御部４０は第１の比較器３４から発生する
第１の一致信号４１がアクティブになったことを検知す
ると、割込み要求信号４３により割込み要求が発生した
ことをｃｐυｌＯに通知する。
２１と、処理データを記憶するデータメモリ２２とから
なっている。パルス出力部３０は、カウントクロックφ
を計数するカウンタ３１と、カウンタ３１と比較する値
を記憶する第１および第２のレジスタ３２．３３と、カ
ウンタ３１と第１および第２のレジスタ３２． ：ｌ：
ｌの比較動作を行ない、カウンタ３１の内容と第１およ
び第２のレジスタ３２．３３の内容が一致するとアクテ
ィブになる第１および第２の一致信号４１．４２を出力
する第１および第２の比較器３４、３５と、外部に出力
するパルスを制御する出力制御回路３６とからなってい
る。割込み制御部４０は第１の比較器３４から発生する
第１の一致信号４１がアクティブになったことを検知す
ると、割込み要求信号４３により割込み要求が発生した
ことをｃｐυｌＯに通知する。
次に、第４図を参照して各部の動作を説明する。
パルス出力部３０のカウンタ３１９システムリセツト解
除後、カウント動作を開始し、カウントクロックφを人
力するたびにカウントアツプする。
除後、カウント動作を開始し、カウントクロックφを人
力するたびにカウントアツプする。
第１の比較器３４はカウンタ３１と第１のレジスタ３２
の内容を常に比較し、両者の内容が等しくなると、第１
の一致信号４１をアクティブ（”ｌ”）にする。第１の
一致信号４１がアクティブになると、第１の一致信号４
１は出力制御回路３６のＲ−Ｓフリップフロップをセッ
ト（”ｌ“）すると同時に割込み制御部４０に出力され
、割込み要求の発生を通知する。一方、第２の比較器３
５はカウンタ３１と第２のレジスタ３３の内容を常に比
較し、両者の内容が等しくなると第２の一致信号４２を
アクティブ（”１“）にする。第２の一致信号４２がア
クティブになると、第２の一致信号４２は出力制御回路
３６のＲ−Ｓフリップフロップをリセット（°０“）す
ると同時に、カウンタ３１の内容を”０“にクリヤする
。割込み制御部４０は第１の一致信号４１がアクティブ
（“１”）になったことを検知すると割込み起動信号４
３をアクティブ（”ｌｏ） にして、ＣＰＵｌ０に割込
み処理の起動を要求する。ｃ ｐ ｕ ｔｏは通常メモ
リ２０内のプログラムメモリ２！からプログラムカウン
タ（図示せず）に従って命令を読出して実行する。
の内容を常に比較し、両者の内容が等しくなると、第１
の一致信号４１をアクティブ（”ｌ”）にする。第１の
一致信号４１がアクティブになると、第１の一致信号４
１は出力制御回路３６のＲ−Ｓフリップフロップをセッ
ト（”ｌ“）すると同時に割込み制御部４０に出力され
、割込み要求の発生を通知する。一方、第２の比較器３
５はカウンタ３１と第２のレジスタ３３の内容を常に比
較し、両者の内容が等しくなると第２の一致信号４２を
アクティブ（”１“）にする。第２の一致信号４２がア
クティブになると、第２の一致信号４２は出力制御回路
３６のＲ−Ｓフリップフロップをリセット（°０“）す
ると同時に、カウンタ３１の内容を”０“にクリヤする
。割込み制御部４０は第１の一致信号４１がアクティブ
（“１”）になったことを検知すると割込み起動信号４
３をアクティブ（”ｌｏ） にして、ＣＰＵｌ０に割込
み処理の起動を要求する。ｃ ｐ ｕ ｔｏは通常メモ
リ２０内のプログラムメモリ２！からプログラムカウン
タ（図示せず）に従って命令を読出して実行する。
１つの命令の処理が終了するたびに、ＣＰＵｌ０は１割
込み起動信号４３がアクティブ（“ｌ”）であるか否か
を判定し、“Ｏ“であれば上記命令処理を綬り返す。も
し割込み起動信号４３がアクティブ（”ビ）であれば、
ＣＰ Ｕ １０は割込み処理プログラムの実行を開始す
る。
込み起動信号４３がアクティブ（“ｌ”）であるか否か
を判定し、“Ｏ“であれば上記命令処理を綬り返す。も
し割込み起動信号４３がアクティブ（”ビ）であれば、
ＣＰ Ｕ １０は割込み処理プログラムの実行を開始す
る。
次に、第５図のタイミング図を参照して、パルス出力部
３０の動作と割込み処理の関係について説明する。
３０の動作と割込み処理の関係について説明する。
今、第１のレジスタ３２には、端子から出力パルスのパ
ルス幅を決定する値Ｗｌが、第２の比較レジスタ３３に
はパルス周期を決定する値Ｐ （Ｐ＞Ｗ＋）が設定され
ている。カウンタ３！はカウントクロックφを順次計数
し、カウント値がＷｌになると、第１の比較器３４は第
１の一致信号４１をアクティブにし、出力制御回路３６
のＲ−Ｓフリップフロップをリセット（”０“）し、パ
ルス出力を反転する。また１割込み制御部４０は第１の
一致信号４１がアクティブになったことを検知してｃｐ
ｕｔｏに割込み起動信号４３を出力する。ＣＰ ０１０
は割込み起動信号４３がアクティブになったことを検知
すると１割込み処理プログラムの実行を開始する１割込
み処理プログラムでは、次に出力するパルスのパルス幅
Ｗ２をデータメモリ２２から読出し、第１のレジスタ３
２へ書込む処理を行う。カウンタ３１はカウント値がＷ
ｔになった後もカウントアツプ動作を行い、カウント値
がＰになると今度は第２の比較器３５が第２の一致信号
４２をアクティブにし、出力制御回路３６のＲ−Ｓフリ
ップフロップをセット（“ｌｏ）シ、パルス出力を反転
する。同時にカウンタ３１を０”にクリヤし、再びカウ
ントアツプ動作を行う。
ルス幅を決定する値Ｗｌが、第２の比較レジスタ３３に
はパルス周期を決定する値Ｐ （Ｐ＞Ｗ＋）が設定され
ている。カウンタ３！はカウントクロックφを順次計数
し、カウント値がＷｌになると、第１の比較器３４は第
１の一致信号４１をアクティブにし、出力制御回路３６
のＲ−Ｓフリップフロップをリセット（”０“）し、パ
ルス出力を反転する。また１割込み制御部４０は第１の
一致信号４１がアクティブになったことを検知してｃｐ
ｕｔｏに割込み起動信号４３を出力する。ＣＰ ０１０
は割込み起動信号４３がアクティブになったことを検知
すると１割込み処理プログラムの実行を開始する１割込
み処理プログラムでは、次に出力するパルスのパルス幅
Ｗ２をデータメモリ２２から読出し、第１のレジスタ３
２へ書込む処理を行う。カウンタ３１はカウント値がＷ
ｔになった後もカウントアツプ動作を行い、カウント値
がＰになると今度は第２の比較器３５が第２の一致信号
４２をアクティブにし、出力制御回路３６のＲ−Ｓフリ
ップフロップをセット（“ｌｏ）シ、パルス出力を反転
する。同時にカウンタ３１を０”にクリヤし、再びカウ
ントアツプ動作を行う。
以上の処理を繰り返すことにより、
パルス周期 Ｔ、＝Ｐｘｔφ
ｔφ＝カウントクロックφ
の周期
（ｎ＝１．２．−）
のパルスを出力することができる。
（発明が解決しようとするＢ題）
上述した従来のパルス出力装置は、比較器から致信号が
発生してから割込み処理が終了するまでの時間と、その
割込み処理の中で設定される次のパルス幅の値との関係
によっては正しい制御が行われない場合がある。
発生してから割込み処理が終了するまでの時間と、その
割込み処理の中で設定される次のパルス幅の値との関係
によっては正しい制御が行われない場合がある。
この現象について第６図のタイミング図をもとに説明す
る。
る。
今、カウンタ３１のカウント値がＷｌになると。
第１の一致信号４１がアクティブになり、出力制御回路
３６のＲ−Ｓフリップフロップはセット（＠！”）され
、パルス出力レベルが反転する。同時に割込み制御部４
０は第１の一致信号４１を受けて割込み起動信号４３を
発生する。ｃｐｕｔｏは、割込み起動信号４３がアクテ
ィブになったことを検知すると、前述の割込み処理を開
始する。
３６のＲ−Ｓフリップフロップはセット（＠！”）され
、パルス出力レベルが反転する。同時に割込み制御部４
０は第１の一致信号４１を受けて割込み起動信号４３を
発生する。ｃｐｕｔｏは、割込み起動信号４３がアクテ
ィブになったことを検知すると、前述の割込み処理を開
始する。
この割込み処理において設定された次のパルス設定値ｗ
２が、設定された時点に調けるカウンタ３１のカウント
値よりも大きい場合、カウンタ３１のカウント値がＷ２
になると、１パルス周期内に再び第１の一致信号４１が
発生する。この第１の一致信号４１に対応した割込み処
理により、次のパルス幅Ｗ３が第１のレジスタ３２に書
込まれてしまい、第６図に示すように、ｗ２に相当する
パルスは出力されず、ｗ３に対応するパルスが次に出力
される。
２が、設定された時点に調けるカウンタ３１のカウント
値よりも大きい場合、カウンタ３１のカウント値がＷ２
になると、１パルス周期内に再び第１の一致信号４１が
発生する。この第１の一致信号４１に対応した割込み処
理により、次のパルス幅Ｗ３が第１のレジスタ３２に書
込まれてしまい、第６図に示すように、ｗ２に相当する
パルスは出力されず、ｗ３に対応するパルスが次に出力
される。
（課題を解決するための手段）
本発明のパルス出力装置は、パルス出力部が、第１の一
致信号が出力されてから第２の一致信号が出力されるま
での間に再度、第１の一致信号が出力された場合、該第
１の一致信号が割込み要求信号として割込み制御部へ出
力されるのを禁止する禁止回路を備えている。
致信号が出力されてから第２の一致信号が出力されるま
での間に再度、第１の一致信号が出力された場合、該第
１の一致信号が割込み要求信号として割込み制御部へ出
力されるのを禁止する禁止回路を備えている。
（作 用〕
したがって、次のパルス幅の設定値が、設定された時点
におけるカウンタのカウント値より大きい場合に、次の
パルス幅が第１のレジスタに書込まれることはなくなる
。
におけるカウンタのカウント値より大きい場合に、次の
パルス幅が第１のレジスタに書込まれることはなくなる
。
（実施例）
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のパルス出力装置の一実施例のブロック
図、第２図はその動作タイミング図である。
図、第２図はその動作タイミング図である。
このパルス出力装置は、プログラムを読出し実行するＣ
Ｐ Ｕ Ｉｎと、プログラムおよびデータを格納する
ためのメモリ２０と、パルスを出力するパルス出力部３
０と、パルス出力部３０からの割込み要求信号４４を受
付けてｃ ｐ ｕ ｔｏへ通知する割込み制御部４０と
、これら各部を接続する内部バス５０から構成される。
Ｐ Ｕ Ｉｎと、プログラムおよびデータを格納する
ためのメモリ２０と、パルスを出力するパルス出力部３
０と、パルス出力部３０からの割込み要求信号４４を受
付けてｃ ｐ ｕ ｔｏへ通知する割込み制御部４０と
、これら各部を接続する内部バス５０から構成される。
ｃ ｐ ｕ ｔｏ、メモリ２０、割込み制御部４０の構
成は第４図の従来のパルス出力装置と同様なので説明は
省略する。
成は第４図の従来のパルス出力装置と同様なので説明は
省略する。
パルス出力部３０は、カウントクロックφを計数するカ
ウンタ３１と、カウンタ３１と比較する値を記憶する第
１および第２のレジスタ３２．３３と、第１および第２
のレジスタ３２．３３とカウンタ３！の値を比較し、カ
ウンタ３Ｉの値と第１、第２のレジスタ３２、３３の内
容が一致するとアクティブになる第１および第２の一致
信号４１．４２を出力する第１および第２の比較器３４
．３５と、出力パルスを制御するＲ−Ｓフリップフロッ
プ３６と、Ｒ−Ｓフリップフロップ３６の出力により第
１の一致信号４１から割込み要求信号４４を生成する割
込み要求禁止回路３７とからなっている。
ウンタ３１と、カウンタ３１と比較する値を記憶する第
１および第２のレジスタ３２．３３と、第１および第２
のレジスタ３２．３３とカウンタ３！の値を比較し、カ
ウンタ３Ｉの値と第１、第２のレジスタ３２、３３の内
容が一致するとアクティブになる第１および第２の一致
信号４１．４２を出力する第１および第２の比較器３４
．３５と、出力パルスを制御するＲ−Ｓフリップフロッ
プ３６と、Ｒ−Ｓフリップフロップ３６の出力により第
１の一致信号４１から割込み要求信号４４を生成する割
込み要求禁止回路３７とからなっている。
次に、第２図のタイミング図を参照して本実施例の動作
について説明する。
について説明する。
今、カウンタ３１の値がＷｌになると、第１の比較器３
４は第１の一致信号４１をアクティブにする。
４は第１の一致信号４１をアクティブにする。
このとき端子から出力されるパルスのレベル、即ちＲ−
Ｓフリップフロップ３６の出力がロウレベルであるので
、割込み要求信号４４がアクティブになり割込み制御部
４０に出力すると同時にＲ−Ｓフリップ７０ツブ３６を
セット（“ｌ”）する。割込み制御部４Ｇは、割込み要
求信号４４がアクティブになったことを検知すると、割
込み起動信号４３をＣＰυ１０に出力して割込み処理の
起動を促す。ＣＰＵＩＧは割込み起動信号４３がアクテ
ィブになったことを検知すると割込み処理を開始して、
次のパルス幅を決める値Ｗ、を第１のレジスタ３２に書
込む。このＷｌが書込みを行った時点におけるカウンタ
３１の値より大きい場合、第２の一致信号４２が発生す
る前に再び第１の一致信号４１が発生する。しかし、Ｒ
−Ｓフリップフロップ３６の出力はへイレベルじｌ”）
になワているため１割込み要求信号４４はアクティブに
ならず、したがって、割込み処理も行われないので、第
１のレジスタ３２はＷｌの値を保持する。そして、カウ
ント値がＰに達すると第２の一致信号４２がアクティブ
となり、Ｒ−Ｓフリップフロップ３６をリセット（１０
“）し、またカウンタ３１を０にクリヤする。その後カ
ウンタ３１はカウントアツプ動作を続け、再びカウント
値がＷｌに達すると第１の一致信号４１がアクティブに
なる。このときＲ−Ｓフリップフロップ３６の出力はロ
ウレベルじ０″）なので割込み要求信号４４がアクティ
ブとなり、Ｒ−Ｓフリップ７０ツブ３６はセット（°１
”）される。つまり、Ｗｌに対応するロウレベル幅（Ｔ
ｗａ）のパルスが出力されたことになる。割込み要求信
号４４がアクティブになると、ＣＰ Ｕ １０は対応す
る割込み処理において次のパルス幅Ｗ３を第１の比較レ
ジスタ３２に書込む。
Ｓフリップフロップ３６の出力がロウレベルであるので
、割込み要求信号４４がアクティブになり割込み制御部
４０に出力すると同時にＲ−Ｓフリップ７０ツブ３６を
セット（“ｌ”）する。割込み制御部４Ｇは、割込み要
求信号４４がアクティブになったことを検知すると、割
込み起動信号４３をＣＰυ１０に出力して割込み処理の
起動を促す。ＣＰＵＩＧは割込み起動信号４３がアクテ
ィブになったことを検知すると割込み処理を開始して、
次のパルス幅を決める値Ｗ、を第１のレジスタ３２に書
込む。このＷｌが書込みを行った時点におけるカウンタ
３１の値より大きい場合、第２の一致信号４２が発生す
る前に再び第１の一致信号４１が発生する。しかし、Ｒ
−Ｓフリップフロップ３６の出力はへイレベルじｌ”）
になワているため１割込み要求信号４４はアクティブに
ならず、したがって、割込み処理も行われないので、第
１のレジスタ３２はＷｌの値を保持する。そして、カウ
ント値がＰに達すると第２の一致信号４２がアクティブ
となり、Ｒ−Ｓフリップフロップ３６をリセット（１０
“）し、またカウンタ３１を０にクリヤする。その後カ
ウンタ３１はカウントアツプ動作を続け、再びカウント
値がＷｌに達すると第１の一致信号４１がアクティブに
なる。このときＲ−Ｓフリップフロップ３６の出力はロ
ウレベルじ０″）なので割込み要求信号４４がアクティ
ブとなり、Ｒ−Ｓフリップ７０ツブ３６はセット（°１
”）される。つまり、Ｗｌに対応するロウレベル幅（Ｔ
ｗａ）のパルスが出力されたことになる。割込み要求信
号４４がアクティブになると、ＣＰ Ｕ １０は対応す
る割込み処理において次のパルス幅Ｗ３を第１の比較レ
ジスタ３２に書込む。
本実施例においては、出力パルスがロウレベルじ０゛）
の期間のみ第１の一致信号４１による割込み処理の起動
を促すものであるが、逆のレベルのパルスを出力する場
合にも、割込み要求禁止回路３７にＲ−Ｓフリップフロ
ップ３６の出力を反転した信号を入力するだけで同様の
制御を行うことが容易にできる。
の期間のみ第１の一致信号４１による割込み処理の起動
を促すものであるが、逆のレベルのパルスを出力する場
合にも、割込み要求禁止回路３７にＲ−Ｓフリップフロ
ップ３６の出力を反転した信号を入力するだけで同様の
制御を行うことが容易にできる。
第３図は本発明のパルス出力装置の第２の実施例のパル
ス出力部のブロック図である。
ス出力部のブロック図である。
本実施例では、フリップフロップ３８１とインバータ３
８２とアンドゲート３８３とオアゲート３８４からなる
出力制御回路３８と、インバータ３９１とアンドゲート
３９２からなる割込み要求回路３９を備えている。
８２とアンドゲート３８３とオアゲート３８４からなる
出力制御回路３８と、インバータ３９１とアンドゲート
３９２からなる割込み要求回路３９を備えている。
この場合でも動作タイミングは第１の実施例の場合と全
く同じで、第２図に示すタイミングで動作するが１回路
構成は′ｇｃｉの実施例に比べて容易であるため、設計
が容易で、かつ回路規模を小さくすることができる。
く同じで、第２図に示すタイミングで動作するが１回路
構成は′ｇｃｉの実施例に比べて容易であるため、設計
が容易で、かつ回路規模を小さくすることができる。
（発明の効果）
以上説明したように本発明は、高速な割込み応答による
誤ったパルス出力動作を防ぐため、簡単な制御回路を付
加し、１パルス周期内において同一割込み処理が複数回
行われることをハードウェアで禁止することにより、割
込みの応答時間やカウンタのデータに影晋されずに正確
なパルス出力を行うことができる効果がある。
誤ったパルス出力動作を防ぐため、簡単な制御回路を付
加し、１パルス周期内において同一割込み処理が複数回
行われることをハードウェアで禁止することにより、割
込みの応答時間やカウンタのデータに影晋されずに正確
なパルス出力を行うことができる効果がある。
第１図は本発明のパルス出力装置の第１の実施例を示す
ブロック図、第２図は第１図の実施例の動作タイミング
図、第３図は本発明の第２の実施例におけるパルス出力
部の構成を示すブロック図、第４図は従来のパルス出力
装置のブロック図、第５図および第６図は第４図の従来
のパルス出力装置の動作タイミング図である。 １０−ＣＰ Ｕ 、 ２０−・・メモリ、
２１・・・プログラムメモリ、 ２２・・・データメモリ、 ３０−・・パルス出力
部、３１−・・カウンタ、 ３２・・・第１のレジスタ、 ３３・・・第２のレジス
タ、３４・・・第１の比較器、 ３５−・・第２の比
較器、３６、３８−・・パルス出力制御回路、３７、３
９−・・割込み要求発生禁止回路、４０・・・割込み要
求制御部、 ４１・・・第１の一致信号、 ４３−・・割込み起動信号、 Ｓ Ｏ−・・内部バス。 ４２−・・第２の一致信号、 ４４・・・割込み要求信号、
ブロック図、第２図は第１図の実施例の動作タイミング
図、第３図は本発明の第２の実施例におけるパルス出力
部の構成を示すブロック図、第４図は従来のパルス出力
装置のブロック図、第５図および第６図は第４図の従来
のパルス出力装置の動作タイミング図である。 １０−ＣＰ Ｕ 、 ２０−・・メモリ、
２１・・・プログラムメモリ、 ２２・・・データメモリ、 ３０−・・パルス出力
部、３１−・・カウンタ、 ３２・・・第１のレジスタ、 ３３・・・第２のレジス
タ、３４・・・第１の比較器、 ３５−・・第２の比
較器、３６、３８−・・パルス出力制御回路、３７、３
９−・・割込み要求発生禁止回路、４０・・・割込み要
求制御部、 ４１・・・第１の一致信号、 ４３−・・割込み起動信号、 Ｓ Ｏ−・・内部バス。 ４２−・・第２の一致信号、 ４４・・・割込み要求信号、
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、データを記憶する記憶手段と、所
望の周期とパルス幅を持ったパルスを出力するパルス出
力部と、中央処理装置に割込み要求を発生する割込み要
求発生部を備え、パルス出力部は、クロックをカウント
し、第２の一致信号によりリセットされるカウンタと、
パルス幅、周期を決定する値がそれぞれ設定される第１
、第２のレジスタと、カウンタの値と第１、第２のレジ
スタの値をそれぞれ比較し、一致するとそれぞれ第１、
第２の一致信号を出力する第１、第２の比較器と、第１
、第２の一致信号により外部にパルスを出力する出力制
御回路とを含み、割込み制御部は第１の一致信号が発生
すると、これを割込み要求信号として入力し、中央処理
装置に割込み起動信号を出力し、中央処理装置はこれを
受けて記憶手段から、次に出力するパルスのパルス幅を
決定する値を読出して第１のレジスタに書込む処理を行
なうパルス出力装置において、 パルス出力部は、第１の一致信号が出力されてから第２
の一致信号が出力されるまでの間に再度、第１の一致信
号が出力された場合、該第１の一致信号が割込み要求信
号として割込み制御部へ出力されるのを禁止する禁止回
路を備えたことを特徴とするパルス出力装置。
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| JP63321251A JP2661222B2 (ja) | 1988-12-19 | 1988-12-19 | パルス出力装置 |
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ID=18130492
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| JP63321251A Expired - Fee Related JP2661222B2 (ja) | 1988-12-19 | 1988-12-19 | パルス出力装置 |
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