JPS59106057A - アドレス・ストツプ方式 - Google Patents
アドレス・ストツプ方式Info
- Publication number
- JPS59106057A JPS59106057A JP57216412A JP21641282A JPS59106057A JP S59106057 A JPS59106057 A JP S59106057A JP 57216412 A JP57216412 A JP 57216412A JP 21641282 A JP21641282 A JP 21641282A JP S59106057 A JPS59106057 A JP S59106057A
- Authority
- JP
- Japan
- Prior art keywords
- address
- stop
- memory
- output
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はアドレス・ストップ方式、特にマイクロコンピ
ュータでプログラムデバッグ作業を行う場合に、複数の
停止アドレスを設定可能とするアドレス・ストップ方式
に関す。
ュータでプログラムデバッグ作業を行う場合に、複数の
停止アドレスを設定可能とするアドレス・ストップ方式
に関す。
（ｂ） 技術の背景
マイクロコンピュータに使用される制御プログラム並び
に利用プログラムを作成する段階では、マイクロコンピ
ュータを作成プログラムにより動作させ、所要アドレス
迄実行した状態で動作を停止させて該マイクロコンピュ
ータの動作状態を調査する所謂デバッグ作業が広く行わ
れる。なおマイクロコンピュータにおいては、制御プロ
グラムは続出専用メモリ （ＲＯＭ）に格納され、また
利用プログラムは随時続出書込メモリ （ＲＡＭ）に格
納される場合が多い。
に利用プログラムを作成する段階では、マイクロコンピ
ュータを作成プログラムにより動作させ、所要アドレス
迄実行した状態で動作を停止させて該マイクロコンピュ
ータの動作状態を調査する所謂デバッグ作業が広く行わ
れる。なおマイクロコンピュータにおいては、制御プロ
グラムは続出専用メモリ （ＲＯＭ）に格納され、また
利用プログラムは随時続出書込メモリ （ＲＡＭ）に格
納される場合が多い。
（Ｃ１従来技術と問題点
第１図はこの種マイクロコンピュータにおける従来ある
アドレス・ストップ方式の一例を示す図である。第１図
において、マイクロコンピュータを構成するマイクロプ
ロセッサ内のレジスタ１には、デバッグに必要な停止ア
ドレスｂ１が設定されている。マイクロコンピュータに
よりデバッグ動作が開始されると、プログラムカウンタ
２から図示されぬメモリおよび入出力装置にアドレスａ
が順次伝達される。比較回路３はレジスタ１に設定され
ている停止アドレスｂ１と、プログラムカウンタ２から
順次出力されるアドレスａとを比較し、両者の一致を検
出した時停止信号Ｃを出力し、マイクロプロセッサの動
作を停止させる。
アドレス・ストップ方式の一例を示す図である。第１図
において、マイクロコンピュータを構成するマイクロプ
ロセッサ内のレジスタ１には、デバッグに必要な停止ア
ドレスｂ１が設定されている。マイクロコンピュータに
よりデバッグ動作が開始されると、プログラムカウンタ
２から図示されぬメモリおよび入出力装置にアドレスａ
が順次伝達される。比較回路３はレジスタ１に設定され
ている停止アドレスｂ１と、プログラムカウンタ２から
順次出力されるアドレスａとを比較し、両者の一致を検
出した時停止信号Ｃを出力し、マイクロプロセッサの動
作を停止させる。
以上の説明から明らかな如く、従来あるアドレス・スト
ップ方式においては、レジスタｌに設定される停止アド
レスｂ１は一度に１個に限られる為、デバッグ作業の効
率を損なう欠点が有った。
ップ方式においては、レジスタｌに設定される停止アド
レスｂ１は一度に１個に限られる為、デバッグ作業の効
率を損なう欠点が有った。
かかる欠点を除去する方法として、デバッグ対象プログ
ラムの所要停止アドレスのデータを、総てマイクロプロ
セッサが動作を停止する特殊命令（例えばＷＡＩＴ命令
等）と交換した後デバッグ作業を開始することも試みら
れている。然しかかる方法は、前記制御プログラムの如
く続出専用メモリに格納されるプログラムに対しては適
用出来ぬ欠点がある。
ラムの所要停止アドレスのデータを、総てマイクロプロ
セッサが動作を停止する特殊命令（例えばＷＡＩＴ命令
等）と交換した後デバッグ作業を開始することも試みら
れている。然しかかる方法は、前記制御プログラムの如
く続出専用メモリに格納されるプログラムに対しては適
用出来ぬ欠点がある。
（ｄｉ 発明の目的
本発明の目的は、前述の如き従来あるアドレス・ストッ
プ方式の欠点を除去し、マイクロプロセッサの有する総
てのアドレス空間に対して任意個数の停止アドレスを設
定可能なアドレス・ストップ方式を実現することに在る
。
プ方式の欠点を除去し、マイクロプロセッサの有する総
てのアドレス空間に対して任意個数の停止アドレスを設
定可能なアドレス・ストップ方式を実現することに在る
。
（１４） 発明の構成
この目的は、マイクロプロセッサと、メモリと、入出力
装置とを具備するマイクロコンピュータにおいて、停止
アドレスを記憶する記憶手段と、前記マイクロプロセッ
サが前記メモリおよび入出力装置にアクセスする期間内
に前記記憶手段の総ての記憶アドレスを所定間隔で発生
し前記記憶手段に入力するアドレス発生手段と、前記記
憶手段の入力された記憶アドレスから続出された停止ア
ドレスと前記マイクロプロセッサが前記メモリまたは入
出力装置に伝達するアドレスとを比較する比較手段とを
設け、該比較手段が前記停止アドレスと前記アドレスと
の一致を検出した時、前記マイクロプロセッサに停止信
号を伝達することにより達成される。
装置とを具備するマイクロコンピュータにおいて、停止
アドレスを記憶する記憶手段と、前記マイクロプロセッ
サが前記メモリおよび入出力装置にアクセスする期間内
に前記記憶手段の総ての記憶アドレスを所定間隔で発生
し前記記憶手段に入力するアドレス発生手段と、前記記
憶手段の入力された記憶アドレスから続出された停止ア
ドレスと前記マイクロプロセッサが前記メモリまたは入
出力装置に伝達するアドレスとを比較する比較手段とを
設け、該比較手段が前記停止アドレスと前記アドレスと
の一致を検出した時、前記マイクロプロセッサに停止信
号を伝達することにより達成される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるアドレス・ストップ方
式を示す図であり、第３図は第２図における動作過程の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。第２図においてはアドレスストップ回
路５が設けられ、マイクロプロセッサ４と図示されぬメ
モリ並びに入出力装置とを接続するアドレスバス６、制
御信号バス７およびデータバス８に接続されている。ア
ドレスストップ回路５には、停止アドレスの記憶手段と
して停止アドレスメモリ９が、また停止アドレスメモリ
９に入力する記憶アドレスのアドレス発生手段として計
数回路１ｏ、パルス作成回路１１およびゲート回路１２
が、また停止アドレスメモリ９から読出される停止アド
レスと、マイクロプロセッサ４の出力するアドレスａと
の比較手段として比較回路３が設けられている。今アド
レスストップ回路５は最大１０個の停止アドレスｂ１乃
至ｂｌＯを同時に設定可能とし、当面のデバッグ作業に
おいては４個の停止アドレスｂ１乃至ｂ４を設定するも
のとする。かかる場合には、マイクロプロセッサ４は予
めアドレスバス６に記憶アドレスｄ１乃至ｄ４を送出し
、同時にデータバス８に停止アドレスｂ１乃至ｂ４を送
出することにより、停止アドレスメモリ９に所要の停止
アドレスｂ１乃至ｂ４を記憶する。またマイクロプロセ
ッサ４は、アドレスバス６にゲート回路１２を指定する
アドレスａを送出し、同時にデータバス８ニ停止アドレ
ス数４を送出することにより、ゲート回路１２に停止ア
ドレス数４を設定する。一方パルス作成回路１１は、マ
イクロプロセッサ４のメモリおよび入出力装置に対する
アクセス期間をｌＯ分割したクロック信号ｅを作成し、
計数回路１０に入力する。計数回路１ｏは該クロック信
号ｅを計数し、前記記憶アドレスｄ１、ｄ２、・・・を
計数出力ｆとして順次出力する。ゲート回路１２は針数
回路１０から出力される計数出力ｆを監視し、マイクロ
プロセッサ４から設定された停止アドレス数４に対応す
る記憶アドレスｄ４が出力された時に計数回路１０に復
旧信号ｇを送って計数回路１０を復旧させ、記憶アドレ
スｄ１から計数を再開させる。従って針数回路１０は、
計数出力ｆとして記憶アドレスｄ１乃至ｄ４をクロック
信号ｅに同期して繰返し出力する。該計数出力ｆば更に
停止アドレスメモリ９に伝達される。停止アドレスメモ
リ９は、各記憶アドレスｄ１乃至ｄ４に記憶されている
停止アドレスｂｉ乃至ｂ４をメモリ出力りとして順次出
力し、比較回路３に伝達する。比較回路３は、前記アク
セス期間マイクロプロセッサ４がアドレスバス６に出力
中のアドレスａと、停止アドレスメモリ９から伝達され
るメモリ出力ｈ＝ｂ １乃至ｂ４とを比較し、両者の一
致を検出した時比較出力ｉを論理値０から論理値１に変
更する。第３図においては、アドレスａとして停止アド
レスｂ３が出力された状態を示し、計数出力ｆ＝ｄ３が
出力された時に比較出力ｉが論理値１に設定される。一
方マイクロプロセッサ４は、制御信号バス７に出力する
有効信号ｊを、アドレスバス６に出力中のアドレスａ（
＝ｄ３）が有効期間中論理値ｌに設定する。その結果ゲ
ート１４は、比較出力ｉに同期して停止信号Ｃを出力し
、データバス８を経由してマイクロプロセ・ノサ４に伝
達する。該停止信号Ｃを受信したマイクロプロセッサ４
は、停止アドレスｂ３の送出後動作を停止し、その時点
の状態を保持する。
式を示す図であり、第３図は第２図における動作過程の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。第２図においてはアドレスストップ回
路５が設けられ、マイクロプロセッサ４と図示されぬメ
モリ並びに入出力装置とを接続するアドレスバス６、制
御信号バス７およびデータバス８に接続されている。ア
ドレスストップ回路５には、停止アドレスの記憶手段と
して停止アドレスメモリ９が、また停止アドレスメモリ
９に入力する記憶アドレスのアドレス発生手段として計
数回路１ｏ、パルス作成回路１１およびゲート回路１２
が、また停止アドレスメモリ９から読出される停止アド
レスと、マイクロプロセッサ４の出力するアドレスａと
の比較手段として比較回路３が設けられている。今アド
レスストップ回路５は最大１０個の停止アドレスｂ１乃
至ｂｌＯを同時に設定可能とし、当面のデバッグ作業に
おいては４個の停止アドレスｂ１乃至ｂ４を設定するも
のとする。かかる場合には、マイクロプロセッサ４は予
めアドレスバス６に記憶アドレスｄ１乃至ｄ４を送出し
、同時にデータバス８に停止アドレスｂ１乃至ｂ４を送
出することにより、停止アドレスメモリ９に所要の停止
アドレスｂ１乃至ｂ４を記憶する。またマイクロプロセ
ッサ４は、アドレスバス６にゲート回路１２を指定する
アドレスａを送出し、同時にデータバス８ニ停止アドレ
ス数４を送出することにより、ゲート回路１２に停止ア
ドレス数４を設定する。一方パルス作成回路１１は、マ
イクロプロセッサ４のメモリおよび入出力装置に対する
アクセス期間をｌＯ分割したクロック信号ｅを作成し、
計数回路１０に入力する。計数回路１ｏは該クロック信
号ｅを計数し、前記記憶アドレスｄ１、ｄ２、・・・を
計数出力ｆとして順次出力する。ゲート回路１２は針数
回路１０から出力される計数出力ｆを監視し、マイクロ
プロセッサ４から設定された停止アドレス数４に対応す
る記憶アドレスｄ４が出力された時に計数回路１０に復
旧信号ｇを送って計数回路１０を復旧させ、記憶アドレ
スｄ１から計数を再開させる。従って針数回路１０は、
計数出力ｆとして記憶アドレスｄ１乃至ｄ４をクロック
信号ｅに同期して繰返し出力する。該計数出力ｆば更に
停止アドレスメモリ９に伝達される。停止アドレスメモ
リ９は、各記憶アドレスｄ１乃至ｄ４に記憶されている
停止アドレスｂｉ乃至ｂ４をメモリ出力りとして順次出
力し、比較回路３に伝達する。比較回路３は、前記アク
セス期間マイクロプロセッサ４がアドレスバス６に出力
中のアドレスａと、停止アドレスメモリ９から伝達され
るメモリ出力ｈ＝ｂ １乃至ｂ４とを比較し、両者の一
致を検出した時比較出力ｉを論理値０から論理値１に変
更する。第３図においては、アドレスａとして停止アド
レスｂ３が出力された状態を示し、計数出力ｆ＝ｄ３が
出力された時に比較出力ｉが論理値１に設定される。一
方マイクロプロセッサ４は、制御信号バス７に出力する
有効信号ｊを、アドレスバス６に出力中のアドレスａ（
＝ｄ３）が有効期間中論理値ｌに設定する。その結果ゲ
ート１４は、比較出力ｉに同期して停止信号Ｃを出力し
、データバス８を経由してマイクロプロセ・ノサ４に伝
達する。該停止信号Ｃを受信したマイクロプロセッサ４
は、停止アドレスｂ３の送出後動作を停止し、その時点
の状態を保持する。
以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサ４の出力する総てのアドレスａが、予め
停止アドレスメモリ９に記憶させた任意数の停止アドレ
スｂ１乃至ｂ４の何れかに一致した時に、メモリおよび
入出力装置の種類に関係無くマイクロプロセッサ４の動
作を停止させることが出来る。
クロプロセッサ４の出力する総てのアドレスａが、予め
停止アドレスメモリ９に記憶させた任意数の停止アドレ
スｂ１乃至ｂ４の何れかに一致した時に、メモリおよび
入出力装置の種類に関係無くマイクロプロセッサ４の動
作を停止させることが出来る。
なお、第２図および第３図ばあ（迄本発明の一実施例に
過ぎず、例えば停止アドレスメモリ９に記憶させる停止
アドレスｂは４個に限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。またアドレスストップ回路５が同時に設定可能
な停止アドレスｂは１０個に限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変らない。更にアドレスストップ回路５の構成は
図示されるものに限定されぬことは言う迄も無い。
過ぎず、例えば停止アドレスメモリ９に記憶させる停止
アドレスｂは４個に限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。またアドレスストップ回路５が同時に設定可能
な停止アドレスｂは１０個に限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変らない。更にアドレスストップ回路５の構成は
図示されるものに限定されぬことは言う迄も無い。
（ｇｌ 発明の効果
以上、本発明によれば、前記マイクロコンピュータにお
いて、マイクロプロセッサの有する総てのアドレス空間
に対して任意個数の停止アドレスを設定可能となり、プ
ログラムデバッグ作業の効率を向上することが出来る。
いて、マイクロプロセッサの有する総てのアドレス空間
に対して任意個数の停止アドレスを設定可能となり、プ
ログラムデバッグ作業の効率を向上することが出来る。
第１図は従来あるアドレス・ストップ方式の一例を示す
図、第２図は本発明の一実施例によるアドレス・ストッ
プ方式を示す図、第３図は第２図における動作過程の一
例を示す図である。 図において、１はレジスタ、２はプログラムカウンタ、
３は比較回路、４はマイクロプロセッサ、５はアドレス
ストップ回路、６はアドレスバス、７は制御信号バス、
８はデータバス、９は停止アドレスメモリ、１０は計数
回路、１１はパルス作成回路、１２はゲート回路、１４
はゲート、ａはアドレス、ｂｌ乃至ｂ４は停止アドレス
、Ｃは停止信号、ｄｌ乃至ｄ４は記憶アドレス、ｅはク
ロック信号、ｆは計数出力、ｇは復旧信号、ｈはメモリ
出力、ｉは比較出力、ｊは有効信号、を示す。 ＄ １ 習 第３図
図、第２図は本発明の一実施例によるアドレス・ストッ
プ方式を示す図、第３図は第２図における動作過程の一
例を示す図である。 図において、１はレジスタ、２はプログラムカウンタ、
３は比較回路、４はマイクロプロセッサ、５はアドレス
ストップ回路、６はアドレスバス、７は制御信号バス、
８はデータバス、９は停止アドレスメモリ、１０は計数
回路、１１はパルス作成回路、１２はゲート回路、１４
はゲート、ａはアドレス、ｂｌ乃至ｂ４は停止アドレス
、Ｃは停止信号、ｄｌ乃至ｄ４は記憶アドレス、ｅはク
ロック信号、ｆは計数出力、ｇは復旧信号、ｈはメモリ
出力、ｉは比較出力、ｊは有効信号、を示す。 ＄ １ 習 第３図
Claims (1)
- マイクロプロセッサと、メモリと、入出力装置とをｌｉ
するマイクロコンビニーりにおいて、停止アドレスを記
憶する記憶手段と、前記マイクロプロセッサが前記メモ
リおよび入出力装置にアクセスする期間内に前記記憶手
段の総ての記憶アドレスを所定間隔で発生し前記記憶手
段に入力するアドレス発生手段と、前記記憶手段の入力
された記憶アドレスから読出された停止アドレスと前記
マイクロプロセッサが前記メモリまたは入出力装置に伝
達するアドレスとを比較する比較手段とを設け、該比較
手段が前記停止アドレスと前記アドレスとの一致を検出
した時、前記マイクロプロセッサに停止信号を伝達する
ことを特徴とするアドレス・ストップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216412A JPS59106057A (ja) | 1982-12-10 | 1982-12-10 | アドレス・ストツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216412A JPS59106057A (ja) | 1982-12-10 | 1982-12-10 | アドレス・ストツプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106057A true JPS59106057A (ja) | 1984-06-19 |
Family
ID=16688151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216412A Pending JPS59106057A (ja) | 1982-12-10 | 1982-12-10 | アドレス・ストツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298445A (ja) * | 1988-05-27 | 1989-12-01 | Nec Corp | Ｒｏｍエミューレーションによるソフトウェア開発支援装置 |
-
1982
- 1982-12-10 JP JP57216412A patent/JPS59106057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298445A (ja) * | 1988-05-27 | 1989-12-01 | Nec Corp | Ｒｏｍエミューレーションによるソフトウェア開発支援装置 |
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