JPS59200356A - プログラムトレ−ス方式 - Google Patents
プログラムトレ−ス方式Info
- Publication number
- JPS59200356A JPS59200356A JP58072920A JP7292083A JPS59200356A JP S59200356 A JPS59200356 A JP S59200356A JP 58072920 A JP58072920 A JP 58072920A JP 7292083 A JP7292083 A JP 7292083A JP S59200356 A JPS59200356 A JP S59200356A
- Authority
- JP
- Japan
- Prior art keywords
- program
- address
- processor
- interrupt
- tracing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、プログラム命令語を１つ実行する毎に該プ
ログラムを実行しているプロセッサの内部状態（主とし
てレジスタの内容）をタイプアウトして、例えば、後の
デバッグ用に供するためのプログラムトレース方式に関
する。
ログラムを実行しているプロセッサの内部状態（主とし
てレジスタの内容）をタイプアウトして、例えば、後の
デバッグ用に供するためのプログラムトレース方式に関
する。
従来、かかる方式としては、例えば特開昭５７−１０９
０５８号に示されるようなものが知られている。これは
、マイクロプロセッサによって設定されるアドレスを記
憶するアドレスレジスタと、マイクロコンピュータによ
って実行されるプログラム命令のメモリアドレスと上記
設定アドレスとを比較する比較回路と、これらアドレス
が一致したとき割込み信号を送出する割込み回路とを設
けることによシ、プロセッサの内部状態を表示するもの
である。しかしながら、この方法には次のような欠点が
ある。すなわち、割込み信号が発生するとプロセッサを
停止させてしまうため、表示処理を行なうのに別のプロ
セッサ（サービスプロセッサ）が必要になるばか夛でな
く、表示するためのアドレスを＋ａｔ（次更新するもの
であるため、そのアドレスの範囲全指定することができ
ない。
０５８号に示されるようなものが知られている。これは
、マイクロプロセッサによって設定されるアドレスを記
憶するアドレスレジスタと、マイクロコンピュータによ
って実行されるプログラム命令のメモリアドレスと上記
設定アドレスとを比較する比較回路と、これらアドレス
が一致したとき割込み信号を送出する割込み回路とを設
けることによシ、プロセッサの内部状態を表示するもの
である。しかしながら、この方法には次のような欠点が
ある。すなわち、割込み信号が発生するとプロセッサを
停止させてしまうため、表示処理を行なうのに別のプロ
セッサ（サービスプロセッサ）が必要になるばか夛でな
く、表示するためのアドレスを＋ａｔ（次更新するもの
であるため、そのアドレスの範囲全指定することができ
ない。
この発明はかかる点に鑑みてなされたもので、同一のプ
ロセッサによってプログラムの実行および核プログラム
のトレース（追跡、記録）を可能にするとともに、トレ
ースするアドレスの範囲を指定する指定手段を設けるこ
とにより、プログラムの実行過程を正確に把持し、デパ
ックの効率を高めることを°目的とする。
ロセッサによってプログラムの実行および核プログラム
のトレース（追跡、記録）を可能にするとともに、トレ
ースするアドレスの範囲を指定する指定手段を設けるこ
とにより、プログラムの実行過程を正確に把持し、デパ
ックの効率を高めることを°目的とする。
〔発明の要点〕
その要点は、プロセッサが実行するプログラムのトレー
スすべき範囲を予め記憶しておくとともに、この純囲内
のプログラム命令語がプロセッサによって１つずつ実行
される毎に割込み信号を発生させ、この割込み信号を受
ける毎に所定の割込み処理プログラムを実行することに
より、プロセッサの各種レジスタ等の内部状態をプリン
トアウトするようにした点にある。
スすべき範囲を予め記憶しておくとともに、この純囲内
のプログラム命令語がプロセッサによって１つずつ実行
される毎に割込み信号を発生させ、この割込み信号を受
ける毎に所定の割込み処理プログラムを実行することに
より、プロセッサの各種レジスタ等の内部状態をプリン
トアウトするようにした点にある。
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の実施例を示す構成図である。
同図において、１はプロセッサ、２は主記憶装置、３１
ｐ３２は比較回路、４１ｔ４２はアドレスレジスタ、５
．６は７リツプフロツプ（以下、ＦＦと略記する。）、
７はアンドゲート、８は割込み回路、１１はデータバス
、１２はアドレスバスでおる。なお、主記憶装置２には
トレースすべきプログラムおよび割込み処理プログラム
が格納され、アドレスレジスタ４１にはプログラムアド
レスのトレースを開始すべき開始アドレスが、了た、ア
ドレスレジスタ４２には同じくトレースを終了すべき終
了アドレスがそれぞれ一時的に記憶される。
ｐ３２は比較回路、４１ｔ４２はアドレスレジスタ、５
．６は７リツプフロツプ（以下、ＦＦと略記する。）、
７はアンドゲート、８は割込み回路、１１はデータバス
、１２はアドレスバスでおる。なお、主記憶装置２には
トレースすべきプログラムおよび割込み処理プログラム
が格納され、アドレスレジスタ４１にはプログラムアド
レスのトレースを開始すべき開始アドレスが、了た、ア
ドレスレジスタ４２には同じくトレースを終了すべき終
了アドレスがそれぞれ一時的に記憶される。
動作について説明する。
プロセッサ１は、葦ずＦＦ５をリセット、ＦＦ６をセッ
トし、主記憶装置２に格納されているプログラム命令語
を順次取９出して実行する。比較回路３１はプロセッサ
１が実行するプログラムアドレスと、アドレスレジスタ
４１に記憶されているアドレスとを比較し、一致したと
きハイレベル００の信号を割込み用ＦＦ５に送出する。
トし、主記憶装置２に格納されているプログラム命令語
を順次取９出して実行する。比較回路３１はプロセッサ
１が実行するプログラムアドレスと、アドレスレジスタ
４１に記憶されているアドレスとを比較し、一致したと
きハイレベル００の信号を割込み用ＦＦ５に送出する。
これによシ、ＦＦ５がセットされるが、このとき、ＦＦ
６もプロセッサ１によってセットされているのでアンド
ゲート７の入力がともにＨとなシ、その出力からはＨの
信号が出力される。この信号は、ＦＦ６のリセット端子
Ｒに与えられる一方、割込み回路８に与えられるので、
ＦＦ６はリセットされるとともに、割込み回路８を介し
てプロセッサ１に割込み信号が与えられる。なお、ＦＦ
６がリセットされると、アンドゲート７の出力がローレ
ベル（Ｌ）になるので、割込み回路８は割込み信号の送
出を停止する。このため、プロセッサ１は割込み信号に
妨げられることなく、主記憶装置２に格納されている割
込み処理ブロクラムを実行することができる。プロセッ
サ１は、割込み信号によってプログラムの実行を中断し
、割込み処理プログラムにｆｆ１ｌＪＪ４１渡す。割込
み処理プログラムが実行されると、図示されない、中断
したプログラムのブロクラムカウンタおよび各柚内部レ
ジスタ等の内容が読み取られて主記憶装置２に格納され
るとともに、これらの情報がタイプアウトされた後、プ
ロセッサ１の内部状態が中断直前の状態に復元され、中
断していたプログラムに制御が渡されると同時に、Ｆ
Ｆ ６がセットされる。これにより、割込み回路８は再
びプロセッサ１に割込み信号を送出し、以後、１都令実
行する毎にこの動作が繰り返され、その都度割込み処理
プログラムが実行される。この−作は、プログラムの実
行アドレスがアドレスレジスタ４２に記憶されているア
ドレスと一致する迄続けられる。つまシ、プログラムの
実行アドレスとレジスタ４２の内容とが一致すると、比
較回路３２ はＨの信号をＦＦ５のリセット端子に与え
るので、ＦＦ５はリセットされ、これによシアンドゲー
ト７が閉じられるため割込み回路８は動作せず、したが
って、プロセッサ１には割込みが掛からず、割込み処理
プログラムも実行されないということになる。
６もプロセッサ１によってセットされているのでアンド
ゲート７の入力がともにＨとなシ、その出力からはＨの
信号が出力される。この信号は、ＦＦ６のリセット端子
Ｒに与えられる一方、割込み回路８に与えられるので、
ＦＦ６はリセットされるとともに、割込み回路８を介し
てプロセッサ１に割込み信号が与えられる。なお、ＦＦ
６がリセットされると、アンドゲート７の出力がローレ
ベル（Ｌ）になるので、割込み回路８は割込み信号の送
出を停止する。このため、プロセッサ１は割込み信号に
妨げられることなく、主記憶装置２に格納されている割
込み処理ブロクラムを実行することができる。プロセッ
サ１は、割込み信号によってプログラムの実行を中断し
、割込み処理プログラムにｆｆ１ｌＪＪ４１渡す。割込
み処理プログラムが実行されると、図示されない、中断
したプログラムのブロクラムカウンタおよび各柚内部レ
ジスタ等の内容が読み取られて主記憶装置２に格納され
るとともに、これらの情報がタイプアウトされた後、プ
ロセッサ１の内部状態が中断直前の状態に復元され、中
断していたプログラムに制御が渡されると同時に、Ｆ
Ｆ ６がセットされる。これにより、割込み回路８は再
びプロセッサ１に割込み信号を送出し、以後、１都令実
行する毎にこの動作が繰り返され、その都度割込み処理
プログラムが実行される。この−作は、プログラムの実
行アドレスがアドレスレジスタ４２に記憶されているア
ドレスと一致する迄続けられる。つまシ、プログラムの
実行アドレスとレジスタ４２の内容とが一致すると、比
較回路３２ はＨの信号をＦＦ５のリセット端子に与え
るので、ＦＦ５はリセットされ、これによシアンドゲー
ト７が閉じられるため割込み回路８は動作せず、したが
って、プロセッサ１には割込みが掛からず、割込み処理
プログラムも実行されないということになる。
第２図はこの発明に用いられるプログラムの構成例を示
す構成図でめる。
す構成図でめる。
以下、第２図をも参照してもう少し具体的に説明する。
なお、２１はプロセッサ１が実行する、命令Ｉｔ ＋
Ｉ２・・・・・・工□からなるプログラム、２２は割込
み処理プログラムで、割込み時のプロセッサの内部状態
の退避、トレース情報のタイプアウト、内部情態の復元
、フリップフロップ８のセット等の機能を有している。
Ｉ２・・・・・・工□からなるプログラム、２２は割込
み処理プログラムで、割込み時のプロセッサの内部状態
の退避、トレース情報のタイプアウト、内部情態の復元
、フリップフロップ８のセット等の機能を有している。
いま、第２図に示される命令１１の格納アドレスがアド
レスレジスタ４１に、また命令Ｉｎの格納アドレスがア
ドレスレジスタ４２にそれぞれ記憶されているものとす
ると、１ず、命令工１の実行により、上述の如くしてプ
ロセッサ１に割込み信号が送出されるので、割込み処理
プログラムが実行され、図示されないプログラムカウン
タを含む内部状態情報を退避、保存する。なお、このと
き、プログラムカウンタは命令工２が格納されているア
ドレスを示している。次いで、トレース情報をタイプア
ウトした後、内部状態を復元するとともに、フリップフ
ロップ６をセットする。その後、命令Ｉ２に制御が戻る
ので、該命令の実行に応じてトレース情報がタイプアウ
トされる。やがて、命令Ｉｎが実行されると、比較回路
３２が割込みフリップ７０ツブ５をリセットするため、
割込み回路８への大刀がＬとなって割込み信号は送出さ
れなくなるので、以後は、トレース処理報のタイプアウ
トは行なわれない。
レスレジスタ４１に、また命令Ｉｎの格納アドレスがア
ドレスレジスタ４２にそれぞれ記憶されているものとす
ると、１ず、命令工１の実行により、上述の如くしてプ
ロセッサ１に割込み信号が送出されるので、割込み処理
プログラムが実行され、図示されないプログラムカウン
タを含む内部状態情報を退避、保存する。なお、このと
き、プログラムカウンタは命令工２が格納されているア
ドレスを示している。次いで、トレース情報をタイプア
ウトした後、内部状態を復元するとともに、フリップフ
ロップ６をセットする。その後、命令Ｉ２に制御が戻る
ので、該命令の実行に応じてトレース情報がタイプアウ
トされる。やがて、命令Ｉｎが実行されると、比較回路
３２が割込みフリップ７０ツブ５をリセットするため、
割込み回路８への大刀がＬとなって割込み信号は送出さ
れなくなるので、以後は、トレース処理報のタイプアウ
トは行なわれない。
以上のように、この発明によれば、比較回路３１゜３２
、アドレスレジスタ４１ ｗ ４２およヒ割込みンロツ
プフロッグ５にょシ、プログラムのトレースすべき範囲
が指厘できるため、デバッグの効率を旨めることができ
るとともに、フリップフロップ６を設けることにょシ、
割込み処理プログラムの処理を割込み信号に妨げられる
ことなく実行することができる。また、トレースをすべ
きが否かは、アドレスレジ曇夕４１ 、４２および７リ
ツプフロツプ５，６の内容によって一義的に決定できる
ので、これらの内容を退避、復元することによって、ト
レース処理の中断、再開をいつでも行なうことができる
。したがって、プログラムの実行を制御するプログラム
、例えばオペレーティングシステムの如きものを介在さ
せることにょシ、成るプログラムノドレース処理を一時
中断させて別のプログラムを実行し、そのプログラムが
終了したらトレース処理を再開させるような処理をする
ことも可能である。
、アドレスレジスタ４１ ｗ ４２およヒ割込みンロツ
プフロッグ５にょシ、プログラムのトレースすべき範囲
が指厘できるため、デバッグの効率を旨めることができ
るとともに、フリップフロップ６を設けることにょシ、
割込み処理プログラムの処理を割込み信号に妨げられる
ことなく実行することができる。また、トレースをすべ
きが否かは、アドレスレジ曇夕４１ 、４２および７リ
ツプフロツプ５，６の内容によって一義的に決定できる
ので、これらの内容を退避、復元することによって、ト
レース処理の中断、再開をいつでも行なうことができる
。したがって、プログラムの実行を制御するプログラム
、例えばオペレーティングシステムの如きものを介在さ
せることにょシ、成るプログラムノドレース処理を一時
中断させて別のプログラムを実行し、そのプログラムが
終了したらトレース処理を再開させるような処理をする
ことも可能である。
第１図はこの発明の実施例を示す構成図、第２図はプロ
グラムの何成金示す構成図である。 符号説明 １・・・プロセッサ、２・・・主記憶装置、３１，３２
・・・比較回路、４１＋４２・・・アドレスレジスタ、
５．６・・・フリップ７０ツブ（ＦＦ）、７・・・アン
ドゲート、８・・・割込み回路、１１・・・データバス
、１２・・・アドレスバス。 代理人弁理士 並 木 昭 夫 代理人弁理士 松 崎 清 第 １ 図 第 ２ 履 ２ノ２２
グラムの何成金示す構成図である。 符号説明 １・・・プロセッサ、２・・・主記憶装置、３１，３２
・・・比較回路、４１＋４２・・・アドレスレジスタ、
５．６・・・フリップ７０ツブ（ＦＦ）、７・・・アン
ドゲート、８・・・割込み回路、１１・・・データバス
、１２・・・アドレスバス。 代理人弁理士 並 木 昭 夫 代理人弁理士 松 崎 清 第 １ 図 第 ２ 履 ２ノ２２
Claims (1)
- メモリの所定アドレスから順次プログラム命令語を読み
出して所定の処理を実行するとともに割込み信号を受け
て所定の割込み処理を実行するプロセッサと、プログラ
ムのトレースを開始すべきメモリアドレスおよびトレー
スを終了すべきメモリアドレスをそれぞれ記憶する開始
アドレス、終了アドレス記憶手段と、プロセッサが実行
するプログラムアドレスと該記憶されたトレース開始ア
ドレスおよび終了アドレスとをそれぞれ比較し一致した
とき所定の信号を出力する第１．第２比較手段と、該第
１比較手段よシ出力が得られてから＠２比較手段より出
力が得られる迄の間はプログラムをトレースすべき旨の
トレース指令信号を出力する指令信号出力手段と、該ト
レース指令が出されている間はプロセッサが１命令語実
行する毎に割込み１ご号を発生する割込み信号発生手段
とを備え、前記プロセッサは該割込み信号を受ける毎に
所定の割込み処理プログラムによる割込み処理を実行し
てその内部状態をプリントアウトすることを特徴とする
プログラムトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072920A JPS59200356A (ja) | 1983-04-27 | 1983-04-27 | プログラムトレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072920A JPS59200356A (ja) | 1983-04-27 | 1983-04-27 | プログラムトレ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200356A true JPS59200356A (ja) | 1984-11-13 |
Family
ID=13503266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072920A Pending JPS59200356A (ja) | 1983-04-27 | 1983-04-27 | プログラムトレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245247A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | トレ−ス制御装置 |
| JPH04256036A (ja) * | 1991-02-08 | 1992-09-10 | Nec Corp | プログラム解析システム |
-
1983
- 1983-04-27 JP JP58072920A patent/JPS59200356A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245247A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | トレ−ス制御装置 |
| JPH04256036A (ja) * | 1991-02-08 | 1992-09-10 | Nec Corp | プログラム解析システム |
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