JP2009111997A

JP2009111997A - 半導体集積回路

Info

Publication number: JP2009111997A
Application number: JP2008263696A
Authority: JP
Inventors: Hideo Kondo; 英雄近藤
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-10-12
Filing date: 2008-10-10
Publication date: 2009-05-21
Also published as: US20090100117A1; US8332448B2; CN101409540B; CN101409540A

Abstract

【課題】発振回路により作成される動作クロックによる不要な電磁輻射ノイズを低減する。
【解決手段】乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２に格納される。周波数可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。発振回路１３はクロックを発生する回路であり、クロックは不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。発振回路１３のクロックの周波数は、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御されるようになっている。また、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御される周波数の幅を制御するための制御データが格納される周波数可変幅制御レジスタ１５が設けられている。
【選択図】図１

Description

本発明は、発振回路を備えた半導体集積回路に関する。

一般に、チューナー、映像システム等においては、周波数ドリフトの少ない基準クロックが必要とされる。そのような基準クロックを作成するために、Ｑ値が高く、周波数ドリフトが少ない機械振動子（水晶振動子、セラミック振動子）が用いられている。

一方、チューナー、映像システム等の制御は制御用ＬＳＩによって行われる。制御用ＬＳＩ内部では、内部回路を動作させるための動作クロックが必要である。このような動作クロックは、ＬＳＩ内部の発振回路によって作成されるが、電磁輻射ノイズ（電源ノイズ、信号輻射ノイズ）を発生させることが知られている。

尚、特許文献１には、スイッチングノイズによる電磁輻射ノイズを減少させたスイッチングレギュレータ回路が記載されている。
特開２００３−１５３５２６号公報

しかしながら、発振回路で作成した動作クロックと、チューナー、映像システム等の基準クロックの間で干渉を引き起こし、その干渉ノイズが、チューナー、映像システム等のアプリケーション上問題となるおそれがあった。

本発明の半導体集積回路は、上述した従来技術の課題に鑑みてなされたものであり、乱数データを発生する乱数発生回路と、前記乱数発生回路から出力される乱数データに応じて、発振周波数が可変制御される発振回路と、を備えることを特徴とする。

本発明によれば、発振回路により作成される動作クロックの周波数をドリフトさせることにより、不要な電磁輻射ノイズを低減することができる。特に、チューナー、映像システム等のアプリケーションで使用される基準クロックと動作クロックの間の干渉を防止し、アプリケーション上の問題を解決することができる。

以下、本発明の第１の実施形態による半導体集積回路について図面を参照して説明する。図１は本発明の第１の実施形態による半導体集積回路の構成を示す図である。以下、半導体集積回路はその一例としてマイクロコンピュータであるとして説明する。乱数発生回路１０は、ｎビットの乱数データを順次発生する回路である。

前記乱数データは、ランダムに発生された数に対応したｎビットのデータである。例えば、８ビットの乱数データが発生される場合、２５６個の異なる数が発生される。つまり、（００００００００）〜（１１１１１１１１）である。これらの２５６個の数は、８ビットデータとしてランダムに発生される。

乱数制御レジスタ１１は、乱数発生回路からの乱数データの出力のスタート（開始）、スタンバイ（待機）、ストップ（停止）、出力のタイミング等を制御するためのレジスタである。

乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２（本発明の第１の制御レジスタの一例）に格納される。周波数可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。

尚、乱数発生回路１０からの乱数データは、シリアル出力、又はパラレル出力により、周波数可変データレジスタ１２に格納することができ、このようなシリアル出力、パラレル出力は任意に選択可能に構成されている。

発振回路１３は発振によりクロックを発生する回路であり、クロックは不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。発振回路１３のクロックの周波数は、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御されるようになっている。また、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御される周波数の幅を制御するための制御データが格納される周波数可変幅制御レジスタ１５（本発明の第２の制御レジスタの一例）が設けられている。

ここで、発振回路１３によって発生されたクロックの周波数が、前記乱数データに応じてどのように可変制御されるかについて説明する。１つの実施例では、上記のように説明した８ビットの乱数データにおいて、乱数そのものが使われるのではなく、
８ビットの乱数データの中に存在する「１」の数が幾つあるかが判定される。例えば、（００００００００）には「１」が存在しない。（１１１１１１１１）には「１」が８個存在する。この場合、４個の「１」が出現する頻度が最も高い。即ち、（０１０１０１０１）、（１１１１００００）等である。例えば、１０００ビットの乱数データのように、ビット数が多くなると、データの中に存在する「１」の個数によって区分された乱数データの分布は、正規分布になる。したがって、正規分布を持つように、大きなビット数の乱数データを用いることが望ましい。

このように、乱数データそのものではなく、乱数データ中に現れる「１」の個数を用いることが、クロックの周波数を発生させる基礎になっており、その結果、図２に示すように、発生された周波数は正規分布を持つことになる。特に、この実施例では、図３に示された発振回路１３において、電流値Ｉは電流制御回路１３３によって、乱数データ中の「１」の個数に比例するように制御される。

更に、周波数可変幅制御レジスタ１５はこの実施例において、周波数発生のための正規分布の幅を格納する。例えば、それが２σを持っているとすると、電流制御回路１３３は、乱数データ中の「１」の個数によって決定された２σの分布部分のみを用いる。σは正規分布の標準偏差である。その結果、クロックの周波数の２σの分布部分のみが発生されることになる。

他の実施例として、電流制御回路１３３は、図３の電流Ｉを発生させるために、データ中の「１」の個数ではなく、乱数そのものを用いることができる。この場合、乱数データの分布はフラットになり、そのため、クロックの周波数の分布もフラットになる。８ビットの乱数データの場合、数の分布の中心値は１２８＝（１０００００００）であり、数はその中心地の回りに均等に分布する。その結果、周波数分布は同じ分布を持つことになる。

上述の回路構成によれば、クロックの周波数は乱数データに応じて可変制御され、分布を有するようになる。その周波数の分布の仕方は、前述のように、乱数発生回路１０が発生する乱数データによって調整される。これにより、半導体集積回路の動作クロックの周波数は時間的にドリフトすることになり、電磁輻射ノイズが低減される。そのドリフトの幅は、周波数可変幅制御レジスタ１５の制御データにより決定される。また、チューナー、映像システム等のアプリケーションで使用される基準クロックと、動作クロックとの干渉を防止することができる。

クロックの周波数の分布は、図２に示すように、正規分布であることが好ましい。この場合、クロックの周波数は、中心値（目標値）に対して分布するが、その可変幅（分布の幅）は、周波数可変幅制御レジスタ１５によって制御される。例えば、可変幅は３σによって決定される。

図３は発振回路の具体的な構成を示す回路図である。これは、奇数個のインバータ１３１から成るリングオシレータであり、各インバータ１３１の動作電流を与える定電流源１３２が各インバータ１３１に接続されている。

また、定電流源１３２が発生する電流の電流値Ｉを制御するための電流制御回路１３３が設けられている。電流制御回路１３３は、周波数可変データレジスタ１２に格納された乱数データと、周波数可変幅制御レジスタ１５に格納された制御データに基づいて、電流値Ｉを制御する。

電流値Ｉが増加するとインバータ１３１の動作電流が増加するので、リングオシレータの発振周波数は増加し、電流値Ｉが減少するとインバータ１３１の動作電流が減少するので、リングオシレータの発振周波数は減少する。このように、定電流源１３２の電流値Ｉを調整することでクロックの周波数を制御することができる。

本発明の第２の実施形態による半導体集積回路について図面を参照して説明する。図４は本発明の第２の実施形態による半導体集積回路の構成を示す図である。尚、図１と同じ構成部分については同一符号を付して説明を省略する。乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２に格納される。

周波数可変データレジスタ１２に格納された乱数データは、ＰＷＭ回路１６（パルス幅変調回路）によって、図５に示すようなＰＷＭ信号に変換される。ＰＷＭ信号は乱数データに応じて、クロックのＤＵＴＹ（デューチィ）比が変化する信号である。ＤＵＴＹ（デューチィ）比は、ＰＷＭ信号のＨレベルの期間とＬレベルの期間の比である。例えば、ＰＷＭ信号は乱数データのデジタル値が大きくなるに従って大きくなる。ＰＷＭ信号は、抵抗素子Ｒと容量素子Ｃからなるローパスフィルタ１７によって平滑化され、直流電圧に変換される。ローパスフィルタ１７により平滑化されたＰＷＭ信号は、ＶＣＯ１８（電圧制御型発振回路）に印加される。ＶＣＯ１８は平滑化されたＰＷＭ信号に応じて発振周波数が可変制御されたクロックを発生する。ＶＣＯ１８によって発生されたクロックは、不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。

上述の回路構成によれば、ＶＣＯ１８によって発生されるクロックの周波数は乱数データに応じて可変制御され、分布を有するようになる。その周波数の分布の仕方は、乱数発生回路１０が発生する乱数データによって調整される。これにより、第１の実施形態と同様に、半導体集積回路の動作クロックの周波数は時間的にドリフトすることになり、電磁輻射ノイズが低減される。

本発明の第１の実施形態による半導体集積回路の構成を示す図である。クロックの周波数の分布を示す図である。発振回路の回路図である。本発明の第２の実施形態による半導体集積回路の構成を示す図である。本発明の第２の実施形態による半導体集積回路の動作波形図である。

符号の説明

１０乱数発生回路
１１乱数制御レジスタ
１２周波数可変データレジスタ
１３発振回路
１４内部回路
１５周波数可変幅制御レジスタ
１６ＰＷＭ回路
１７ローパスフィルタ
１８ＶＣＯ
１３１インバータ
１３２定電流源
１３３電流制御回路

Claims

乱数データを発生する乱数発生回路と、
前記乱数発生回路から出力される乱数データに応じて、発振周波数が可変制御される発振回路と、を備えることを特徴とする半導体集積回路。
前記乱数発生回路から出力される乱数データが格納される第１の制御レジスタを備え、前記第１の制御レジスタに格納された乱数データに応じて、前記発振回路の発振周波数が可変制御されることを特徴とする請求項１に記載の半導体集積回路。
前記第１の制御レジスタに格納された乱数データに応じて可変制御される、前記発振周波数の幅を制御するための制御データが格納される第２の制御レジスタと、を備えることを特徴とする請求項２に記載の半導体集積回路。
前記発振回路は、複数のインバータから成るリングオシレータと、前記インバータに動作電流を供給する定電流源と、前記定電流源の電流値を、前記第１の制御レジスタに格納された乱数データに基づいて制御する電流制御回路と、を備えることを特徴とする請求項２又は請求項３に記載の半導体集積回路。
前記乱数発生回路から出力される乱数データに応じたＰＷＭ信号を発生するＰＷＭ回路と、前記ＰＷＭ回路から出力されたＰＷＭ信号を平滑化するフィルタと、を備え、前記発振回路は、前記フィルタの出力に応じて発振周波数が可変制御される電圧制御型発振回路であることを特徴とする請求項１に記載の半導体集積回路。
前記発振回路は、発振周波数が正規分布を持つように、前記乱数データを用いることを特徴とする請求項１、２、３、４、５のいずれかに記載の半導体集積回路。