JP2003153526A - スイッチングレギュレータ回路 - Google Patents
スイッチングレギュレータ回路Info
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- JP2003153526A JP2003153526A JP2001340806A JP2001340806A JP2003153526A JP 2003153526 A JP2003153526 A JP 2003153526A JP 2001340806 A JP2001340806 A JP 2001340806A JP 2001340806 A JP2001340806 A JP 2001340806A JP 2003153526 A JP2003153526 A JP 2003153526A
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Abstract
(57)【要約】
【課題】スイッチ・ノイズによる電磁輻射ノイズの影響
を減少させたスイッチング・レギュレータ電源回路を提
供する。 【解決手段】スイッチング・レギュレータ電源回路のス
イッチ・クロックの周波数を擬似ランダム変調する擬似
ランダム変調回路を導入することにより、スイッチ・ク
ロックに意図的に揺らぎ（ジッタ）を与えるようにし
た。擬似ランダム変調回路は、第１のクロックＣＬＫ1
を遅延するクロック遅延回路３と、第１のクロックＣＬ
Ｋ1に応じて３ビットの擬似ランダム信号ＳＥＬ0〜ＳＥ
Ｌ2を発生する擬似ランダム信号発生回路５と、擬似ラ
ンダム信号ＳＥＬ0〜ＳＥＬ2に応じて遅延クロックＩｎ
0〜Ｉｎ7の中、何れかの遅延クロックを選択出力するマ
ルチプレクサ４とから構成される。
を減少させたスイッチング・レギュレータ電源回路を提
供する。 【解決手段】スイッチング・レギュレータ電源回路のス
イッチ・クロックの周波数を擬似ランダム変調する擬似
ランダム変調回路を導入することにより、スイッチ・ク
ロックに意図的に揺らぎ（ジッタ）を与えるようにし
た。擬似ランダム変調回路は、第１のクロックＣＬＫ1
を遅延するクロック遅延回路３と、第１のクロックＣＬ
Ｋ1に応じて３ビットの擬似ランダム信号ＳＥＬ0〜ＳＥ
Ｌ2を発生する擬似ランダム信号発生回路５と、擬似ラ
ンダム信号ＳＥＬ0〜ＳＥＬ2に応じて遅延クロックＩｎ
0〜Ｉｎ7の中、何れかの遅延クロックを選択出力するマ
ルチプレクサ４とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ回路に関し、特にスイッチ・ノイズによる電磁
輻射ノイズの影響を減少させたスイッチングレギュレー
タ電源回路に関する。
ュレータ回路に関し、特にスイッチ・ノイズによる電磁
輻射ノイズの影響を減少させたスイッチングレギュレー
タ電源回路に関する。
【０００２】
【従来の技術】スイッチング・レギュレータ電源回路
は、スイッチ（パワーＭＯＳトランジスタ）、コイル、
コンデンサ、ダイオード及びスイッチのオン・オフを制
御する制御回路から構成され、高効率で入力電源より高
い電源電圧を出力するために（昇圧型）または低い電源
電圧を出力するため（降圧型）に広く用いられている。
は、スイッチ（パワーＭＯＳトランジスタ）、コイル、
コンデンサ、ダイオード及びスイッチのオン・オフを制
御する制御回路から構成され、高効率で入力電源より高
い電源電圧を出力するために（昇圧型）または低い電源
電圧を出力するため（降圧型）に広く用いられている。
【０００３】図１０に降圧型スイッチング・レギュレー
タ電源回路の原理・概念図を示す。図中、左側の入力端
子Inputから１０Ｖのパルス高を有するクロックが入力
され、低域通過フィルタ１０（Low Pass Filter）で平
均化されて出力端子Outputに出力させる。入力クロック
のデューティ（duty）が５０％のときは出力は１０Ｖの
半分の５Ｖに、デューティが２５％のときは出力は１０
Ｖの４分の１の２．５Ｖに、デューティが７５％のとき
は出力は１０Ｖの４分の３の７．５Ｖになる。ここで、
デューティ（duty）とは、クロック周期に対するクロッ
クが高レベル（high level）の時間の割合である。
タ電源回路の原理・概念図を示す。図中、左側の入力端
子Inputから１０Ｖのパルス高を有するクロックが入力
され、低域通過フィルタ１０（Low Pass Filter）で平
均化されて出力端子Outputに出力させる。入力クロック
のデューティ（duty）が５０％のときは出力は１０Ｖの
半分の５Ｖに、デューティが２５％のときは出力は１０
Ｖの４分の１の２．５Ｖに、デューティが７５％のとき
は出力は１０Ｖの４分の３の７．５Ｖになる。ここで、
デューティ（duty）とは、クロック周期に対するクロッ
クが高レベル（high level）の時間の割合である。
【０００４】図１１に実際の降圧型スイッチング・レギ
ュレータ電源回路の回路図を示す。入力電源１によって
発生される入力電圧Ｖddは、スイッチ用ＭＯＳトランジ
スタ２を通して低域通過フィルタ１０に供給される。ス
イッチ用ＭＯＳトランジスタ２は、ゲートに入力される
クロックClkによって、オン・オフが制御される。ま
た、低域通過フィルタ１０は、インダクタンス１１とコ
ンデンサ１２によって構成されている。
ュレータ電源回路の回路図を示す。入力電源１によって
発生される入力電圧Ｖddは、スイッチ用ＭＯＳトランジ
スタ２を通して低域通過フィルタ１０に供給される。ス
イッチ用ＭＯＳトランジスタ２は、ゲートに入力される
クロックClkによって、オン・オフが制御される。ま
た、低域通過フィルタ１０は、インダクタンス１１とコ
ンデンサ１２によって構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
スイッチング・レギュレータ電源回路は、スイッチング
・ノイズ発生時のノイズが大きく、しかもそのノイズ・
パワーが、スイッチ・クロック周波数（上記スイッチ用
ＭＯＳトランジスタ２に供給されるクロックClkの周波
数）及びその整数倍の周波数に集中していた。
スイッチング・レギュレータ電源回路は、スイッチング
・ノイズ発生時のノイズが大きく、しかもそのノイズ・
パワーが、スイッチ・クロック周波数（上記スイッチ用
ＭＯＳトランジスタ２に供給されるクロックClkの周波
数）及びその整数倍の周波数に集中していた。
【０００６】そのため、電磁輻射ノイズ（EMI: Electro
magnetic Interference）が周辺回路へ影響し、誤動作
を引き起こすという問題があった。
magnetic Interference）が周辺回路へ影響し、誤動作
を引き起こすという問題があった。
【０００７】
【課題を解決するための手段】そこで、本発明は、スイ
ッチング・レギュレータ電源回路のスイッチ・クロック
の周波数を擬似ランダム変調する擬似ランダム変調回路
を導入することにより、スイッチ・クロックに意図的に
揺らぎ（ジッタ）を与えるようにした。すなわち、クロ
ック周期（周波数）とデューティにわずかだけ変動を加
え、スイッチ・ノイズの周波数成分が特定の周波数成分
（スイッチ・周波数及びその整数倍の周波数）に集中す
ることなく、広いスペクトラムに拡散させる。これによ
り、スイッチ・ノイズによる電磁輻射ノイズの影響を減
少させることが可能となる。
ッチング・レギュレータ電源回路のスイッチ・クロック
の周波数を擬似ランダム変調する擬似ランダム変調回路
を導入することにより、スイッチ・クロックに意図的に
揺らぎ（ジッタ）を与えるようにした。すなわち、クロ
ック周期（周波数）とデューティにわずかだけ変動を加
え、スイッチ・ノイズの周波数成分が特定の周波数成分
（スイッチ・周波数及びその整数倍の周波数）に集中す
ることなく、広いスペクトラムに拡散させる。これによ
り、スイッチ・ノイズによる電磁輻射ノイズの影響を減
少させることが可能となる。
【０００８】また、係る擬似ランダム変調回路は、第１
のクロックを遅延して複数の遅延クロックを出力するク
ロック遅延回路と、第１のクロックに応じて複数ビット
の擬似ランダム信号を発生する擬似ランダム信号発生回
路と、複数ビットの擬似ランダム信号に応じて複数の遅
延クロックの中、何れかの遅延クロックを選択出力する
選択回路と、から構成することができ、スイッチング・
レギュレータ電源回路の大幅な設計変更を伴うことなく
導入可能なものである。
のクロックを遅延して複数の遅延クロックを出力するク
ロック遅延回路と、第１のクロックに応じて複数ビット
の擬似ランダム信号を発生する擬似ランダム信号発生回
路と、複数ビットの擬似ランダム信号に応じて複数の遅
延クロックの中、何れかの遅延クロックを選択出力する
選択回路と、から構成することができ、スイッチング・
レギュレータ電源回路の大幅な設計変更を伴うことなく
導入可能なものである。
【０００９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照しながら説明する。図１は、本発明の方式、
すなわち「クロック周波数の擬似ランダム変調（PRM: P
seudo RandomDigital Modulation）」を説明する概念図
である。例えば、入力電圧Ｖddから出力電圧Ｖout＝５
Ｖを得る場合、従来、スイッチング・レギュレータ電源
回路の入力クロック（すなわち、スイッチ・クロック）
のデューティは５０％で固定されていたのに対して、本
発明のＰＲＭ方式によれば、例えば、第１周期目は４９
％、第２周期目は５１％、第３周期目は４７％、第４周
期目は５３％・・・というように、平均すれば周期は一
定で、且つデューティは５０％であるが、毎周期それか
らランダムに少しずつ、ずらすというものである。これ
により、スイッチ・ノイズの周波数成分が特定の周波数
成分に集中することなく、広いスペクトラムに拡散させ
る。これにより、スイッチ・ノイズによる電磁輻射ノイ
ズの影響を減少させることが可能となる。
図面を参照しながら説明する。図１は、本発明の方式、
すなわち「クロック周波数の擬似ランダム変調（PRM: P
seudo RandomDigital Modulation）」を説明する概念図
である。例えば、入力電圧Ｖddから出力電圧Ｖout＝５
Ｖを得る場合、従来、スイッチング・レギュレータ電源
回路の入力クロック（すなわち、スイッチ・クロック）
のデューティは５０％で固定されていたのに対して、本
発明のＰＲＭ方式によれば、例えば、第１周期目は４９
％、第２周期目は５１％、第３周期目は４７％、第４周
期目は５３％・・・というように、平均すれば周期は一
定で、且つデューティは５０％であるが、毎周期それか
らランダムに少しずつ、ずらすというものである。これ
により、スイッチ・ノイズの周波数成分が特定の周波数
成分に集中することなく、広いスペクトラムに拡散させ
る。これにより、スイッチ・ノイズによる電磁輻射ノイ
ズの影響を減少させることが可能となる。
【００１０】図２は、本発明の第１の実施形態に係るス
イッチング・レギュレータ電源回路の具体的な構成を示
す回路図である。上述したように、本発明は擬似ランダ
ム変調されたクロックを発生し、そのクロックをスイッ
チング・レギュレータ電源回路のスイッチ用ＭＯＳトラ
ンジスタ２に供給したものである。
イッチング・レギュレータ電源回路の具体的な構成を示
す回路図である。上述したように、本発明は擬似ランダ
ム変調されたクロックを発生し、そのクロックをスイッ
チング・レギュレータ電源回路のスイッチ用ＭＯＳトラ
ンジスタ２に供給したものである。
【００１１】擬似ランダム変調されたクロックを発生す
る擬似ランダム変調回路（以下、ＰＲＭ回路という）
は、クロック遅延回路３、マルチプレクサ４及びＭ系列
信号発生回路５から構成されている。
る擬似ランダム変調回路（以下、ＰＲＭ回路という）
は、クロック遅延回路３、マルチプレクサ４及びＭ系列
信号発生回路５から構成されている。
【００１２】クロック遅延回路３は、第１のクロックＣ
ＬＫ1を遅延して７個の遅延信号を発生する回路であっ
て、具体的には、７段構成のＤ型フリップフロップＦＦ
1b，ＦＦ2b，ＦＦ3b，ＦＦ4b，ＦＦ5b，ＦＦ6b，ＦＦ7b
を直列接続するとともに、各クロック入力端子にシフト
クロック（遅延クロック）として第２のクロックＣＬＫ
2を印加して成るシフトレジスタである。第２のクロッ
クＣＬＫ2は周期Ｔdが一定の固定クロックであり、第１
のクロックＣＬＫ1の周期に比べて十分短いものとす
る。
ＬＫ1を遅延して７個の遅延信号を発生する回路であっ
て、具体的には、７段構成のＤ型フリップフロップＦＦ
1b，ＦＦ2b，ＦＦ3b，ＦＦ4b，ＦＦ5b，ＦＦ6b，ＦＦ7b
を直列接続するとともに、各クロック入力端子にシフト
クロック（遅延クロック）として第２のクロックＣＬＫ
2を印加して成るシフトレジスタである。第２のクロッ
クＣＬＫ2は周期Ｔdが一定の固定クロックであり、第１
のクロックＣＬＫ1の周期に比べて十分短いものとす
る。
【００１３】第１のクロックＣＬＫ1は、そのまま入力
信号Ｉｎ0としてマルチプレクサ４（選択回路）に入力
される。そして、ＦＦ1bの出力はＣＬＫ1よりＴdだけ遅
延され、入力信号Ｉｎ1としてマルチプレクサ４に入力
される。同様に、ＦＦ2bの出力は信号Ｉｎ1よりＴdだけ
遅延され、入力信号Ｉｎ2としてマルチプレクサ４に入
力される。入力信号Ｉｎ3〜Ｉｎ7についても同様であ
る。こうして作成された信号Ｉｎ0，Ｉｎ2，Ｉｎ3，Ｉ
ｎ4，Ｉｎ5，Ｉｎ6，Ｉｎ7がマルチプレクサ４に入力さ
れる。
信号Ｉｎ0としてマルチプレクサ４（選択回路）に入力
される。そして、ＦＦ1bの出力はＣＬＫ1よりＴdだけ遅
延され、入力信号Ｉｎ1としてマルチプレクサ４に入力
される。同様に、ＦＦ2bの出力は信号Ｉｎ1よりＴdだけ
遅延され、入力信号Ｉｎ2としてマルチプレクサ４に入
力される。入力信号Ｉｎ3〜Ｉｎ7についても同様であ
る。こうして作成された信号Ｉｎ0，Ｉｎ2，Ｉｎ3，Ｉ
ｎ4，Ｉｎ5，Ｉｎ6，Ｉｎ7がマルチプレクサ４に入力さ
れる。
【００１４】一方、Ｍ系列信号発生回路（最長符号系列
発生回路）５は、３ビットの擬似ランダム信号ＳＥＬ
0，ＳＥＬ1，ＳＥＬ2を発生する回路であり、３段構成
のＤ型フリップフロップＦＦ1a，ＦＦ2a，ＦＦ3aから成
るシフトレジスタ、排他的論理和回路EXORから構成され
ている。
発生回路）５は、３ビットの擬似ランダム信号ＳＥＬ
0，ＳＥＬ1，ＳＥＬ2を発生する回路であり、３段構成
のＤ型フリップフロップＦＦ1a，ＦＦ2a，ＦＦ3aから成
るシフトレジスタ、排他的論理和回路EXORから構成され
ている。
【００１５】すなわち、Ｄ型フリップフロップＦＦ1a，
ＦＦ2a，ＦＦ3aのクロック入力端子には上記第１のクロ
ックＣＬＫ1が印加されている。また、ＦＦ1a及びＦＦ3
aの出力は排他的論理和回路EXORの各入力端子に入力さ
れ、排他的論理和回路EXORの出力は、ＦＦ1aの入力端子
に帰還されている。これにより、Ｍ系列信号発生回路５
は、第１のクロックＣＬＫ1の各周期毎に擬似ランダム
信号（２値信号）ＳＥＬ0，ＳＥＬ1，ＳＥＬ2を発生す
る。
ＦＦ2a，ＦＦ3aのクロック入力端子には上記第１のクロ
ックＣＬＫ1が印加されている。また、ＦＦ1a及びＦＦ3
aの出力は排他的論理和回路EXORの各入力端子に入力さ
れ、排他的論理和回路EXORの出力は、ＦＦ1aの入力端子
に帰還されている。これにより、Ｍ系列信号発生回路５
は、第１のクロックＣＬＫ1の各周期毎に擬似ランダム
信号（２値信号）ＳＥＬ0，ＳＥＬ1，ＳＥＬ2を発生す
る。
【００１６】そして、これらの擬似ランダム信号ＳＥＬ
0，ＳＥＬ1，ＳＥＬ2は、マルチプレクサ４に入力され
る。そこで、マルチプレクサ４は、これらの擬似ランダ
ム信号ＳＥＬ0，ＳＥＬ1，ＳＥＬ2に基づいて、上記の
信号Ｉｎ0，Ｉｎ2，Ｉｎ3，Ｉｎ4，Ｉｎ5，Ｉｎ6，Ｉｎ
7のいずれか１つを選択し、擬似ランダム変調クロック
ＣＬＫ’として、スイッチング・レギュレータ回路のス
イッチ用ＭＯＳトランジスタ２のゲートに出力される。
0，ＳＥＬ1，ＳＥＬ2は、マルチプレクサ４に入力され
る。そこで、マルチプレクサ４は、これらの擬似ランダ
ム信号ＳＥＬ0，ＳＥＬ1，ＳＥＬ2に基づいて、上記の
信号Ｉｎ0，Ｉｎ2，Ｉｎ3，Ｉｎ4，Ｉｎ5，Ｉｎ6，Ｉｎ
7のいずれか１つを選択し、擬似ランダム変調クロック
ＣＬＫ’として、スイッチング・レギュレータ回路のス
イッチ用ＭＯＳトランジスタ２のゲートに出力される。
【００１７】図３は、上記のマルチプレクサ４の真理値
表である。例えば、ＳＥＬ0，ＳＥＬ1，ＳＥＬ2＝０，
０，０の場合は、信号Ｉｎ0が選択され、ＳＥＬ0，ＳＥ
Ｌ1，ＳＥＬ2＝１，０，０の場合は信号Ｉｎ1が選択さ
れる。すなわち、マルチプレクサ４はの出力は第１のク
ロックＣＬＫ1をｒ×Ｔdだけ遅延させたものであり、こ
こで、ｒは０から７の整数で毎周期、擬似ランダム的に
値が異なる。このようにして、第１のＣＬＫ1を擬似ラ
ンダム変調することが可能になる。
表である。例えば、ＳＥＬ0，ＳＥＬ1，ＳＥＬ2＝０，
０，０の場合は、信号Ｉｎ0が選択され、ＳＥＬ0，ＳＥ
Ｌ1，ＳＥＬ2＝１，０，０の場合は信号Ｉｎ1が選択さ
れる。すなわち、マルチプレクサ４はの出力は第１のク
ロックＣＬＫ1をｒ×Ｔdだけ遅延させたものであり、こ
こで、ｒは０から７の整数で毎周期、擬似ランダム的に
値が異なる。このようにして、第１のＣＬＫ1を擬似ラ
ンダム変調することが可能になる。
【００１８】図４は、上述した構成のＰＲＭ回路の動作
を示すタイミング図である。ＰＲＭ入力（第１のクロッ
クＣＬＫ1）に同期して、ＳＥＬ0，ＳＥＬ1，ＳＥＬ2が
発生される。ＰＲＭ入力の最初の周期では、ＳＥＬ信号
は「１」（ＳＥＬ0＝１，ＳＥＬ1＝０，ＳＥＬ2＝０）
であるので、図２の真理値表に従い、マルチプレクサ４
により、信号Ｉｎ1が選択出力される。次の周期では、
ＳＥＬ信号は「２」（ＳＥＬ0＝０，ＳＥＬ1＝１，ＳＥ
Ｌ2＝０）であるので、マルチプレクサ４により、信号
Ｉｎ2が選択出力される。その次の周期では、ＳＥＬ信
号は「５」（ＳＥＬ0＝１，ＳＥＬ1＝０，ＳＥＬ2＝
１）であるので、マルチプレクサ４により、信号Ｉｎ5
が選択出力される。
を示すタイミング図である。ＰＲＭ入力（第１のクロッ
クＣＬＫ1）に同期して、ＳＥＬ0，ＳＥＬ1，ＳＥＬ2が
発生される。ＰＲＭ入力の最初の周期では、ＳＥＬ信号
は「１」（ＳＥＬ0＝１，ＳＥＬ1＝０，ＳＥＬ2＝０）
であるので、図２の真理値表に従い、マルチプレクサ４
により、信号Ｉｎ1が選択出力される。次の周期では、
ＳＥＬ信号は「２」（ＳＥＬ0＝０，ＳＥＬ1＝１，ＳＥ
Ｌ2＝０）であるので、マルチプレクサ４により、信号
Ｉｎ2が選択出力される。その次の周期では、ＳＥＬ信
号は「５」（ＳＥＬ0＝１，ＳＥＬ1＝０，ＳＥＬ2＝
１）であるので、マルチプレクサ４により、信号Ｉｎ5
が選択出力される。
【００１９】このように、ＰＲＭ入力の周期毎に、信号
Ｉｎ1，Ｉｎ2，Ｉｎ5，Ｉｎ3，Ｉｎ7，Ｉｎ6，Ｉｎ4，
・・・が信号列として選択出力される。
Ｉｎ1，Ｉｎ2，Ｉｎ5，Ｉｎ3，Ｉｎ7，Ｉｎ6，Ｉｎ4，
・・・が信号列として選択出力される。
【００２０】図５は、本発明の第２の実施形態に係るス
イッチング・レギュレータ電源回路の具体的な構成を示
す回路図である。本実施形態のスイッチング・レギュレ
ータ電源回路は、本発明者が実際に試作及び評価した回
路である。Ｍ系列信号発生回路５ｂは５ビットで構成さ
れている。
イッチング・レギュレータ電源回路の具体的な構成を示
す回路図である。本実施形態のスイッチング・レギュレ
ータ電源回路は、本発明者が実際に試作及び評価した回
路である。Ｍ系列信号発生回路５ｂは５ビットで構成さ
れている。
【００２１】クロック遅延回路３からマルチプレクサ４
ｂに入力される信号は、Ｉｎ0〜Ｉｎ30の３１入力であ
る。マルチプレクサ４ｂは、Ｍ系列信号発生回路５ｂに
よって発生される５ビットの擬似ランダム信号ＳＥＬ0
〜ＳＥＬ4に基づいて、上記３１入力の中から、いずれ
か１つの信号を、スイッチング・レギュレータ電源回路
のスイッチ用ＭＯＳトランジスタ２のゲートに選択出力
する。
ｂに入力される信号は、Ｉｎ0〜Ｉｎ30の３１入力であ
る。マルチプレクサ４ｂは、Ｍ系列信号発生回路５ｂに
よって発生される５ビットの擬似ランダム信号ＳＥＬ0
〜ＳＥＬ4に基づいて、上記３１入力の中から、いずれ
か１つの信号を、スイッチング・レギュレータ電源回路
のスイッチ用ＭＯＳトランジスタ２のゲートに選択出力
する。
【００２２】さらに、スイッチング・レギュレータ電源
回路の出力Ｖoutは、パルス幅変調器７に供給されてい
る。パルス幅変調器７は、パルス発生回路５１からのパ
ルス出力（例えば２００ｋＨｚ）に基づいて、パルス幅
が変調されたクロック（第１の実施形態の第１のクロッ
クＣＬＫ1に相当するクロック）を発生し、クロック遅
延回路３ｂにそのクロックは供給されている。
回路の出力Ｖoutは、パルス幅変調器７に供給されてい
る。パルス幅変調器７は、パルス発生回路５１からのパ
ルス出力（例えば２００ｋＨｚ）に基づいて、パルス幅
が変調されたクロック（第１の実施形態の第１のクロッ
クＣＬＫ1に相当するクロック）を発生し、クロック遅
延回路３ｂにそのクロックは供給されている。
【００２３】また、遅延生成クロック発生回路８は、例
えば６ＭＨｚのクロック（第１の実施形態の第２のクロ
ックＣＬＫ2に相当するクロック）を発生し、そのクロ
ックはクロック遅延回路３ｂの各フリップフロップＦＦ
0〜ＦＦ30bのクロック入力端子に供給されている。ま
た、マルチプレクサ４ｂの出力ＯＵＴには、測定評価用
のオシロスコープ５２が接続されている。
えば６ＭＨｚのクロック（第１の実施形態の第２のクロ
ックＣＬＫ2に相当するクロック）を発生し、そのクロ
ックはクロック遅延回路３ｂの各フリップフロップＦＦ
0〜ＦＦ30bのクロック入力端子に供給されている。ま
た、マルチプレクサ４ｂの出力ＯＵＴには、測定評価用
のオシロスコープ５２が接続されている。
【００２４】図６は上述したような試作・評価環境にお
いて、クロック出力のパワースペクトラムの実測データ
を示す図である。従来のスイッチング・レギュレータ電
源回路では、通常の固定クロックでスイッチ用ＭＯＳト
ランジスタ２のオン・オフの切り替えており、その切り
替わりの瞬間にスイッチング・ノイズを発生するので、
このノイズのパワースペクトラムの周波数成分は図６
（Ａ）に示すように、クロック周波数（とその整数倍周
波数）に集中する。
いて、クロック出力のパワースペクトラムの実測データ
を示す図である。従来のスイッチング・レギュレータ電
源回路では、通常の固定クロックでスイッチ用ＭＯＳト
ランジスタ２のオン・オフの切り替えており、その切り
替わりの瞬間にスイッチング・ノイズを発生するので、
このノイズのパワースペクトラムの周波数成分は図６
（Ａ）に示すように、クロック周波数（とその整数倍周
波数）に集中する。
【００２５】これに対して、本発明によれば、クロック
周期にわずかなランダム揺らぎを与えているので、クロ
ック周波数が一定でなくなり、スイッチング・ノイズの
パワースペクトラムは、図６（Ｂ）に示すように特定周
波数に集中せず周波数軸上で拡散する。
周期にわずかなランダム揺らぎを与えているので、クロ
ック周波数が一定でなくなり、スイッチング・ノイズの
パワースペクトラムは、図６（Ｂ）に示すように特定周
波数に集中せず周波数軸上で拡散する。
【００２６】すなわち、本発明によれば、スイッチング
・ノイズのパワーは従来のものと比較すると、基本波で
１８．１ｄＢｍ、１次高調波で１２ｄＢｍ、２次高調波
で１０．４ｄＢｍというように大幅な減少を示した。
・ノイズのパワーは従来のものと比較すると、基本波で
１８．１ｄＢｍ、１次高調波で１２ｄＢｍ、２次高調波
で１０．４ｄＢｍというように大幅な減少を示した。
【００２７】図７は、スイッチング・レギュレータ電源
回路出力のパワースペクトラムのＳＰＩＣＥシミレーシ
ョン結果を示す図である。通常の固定クロックを用いた
パワースペクトラム（図７（Ａ）に示す）に比して、本
発明の５ビットＭ系列ＰＲＭ回路によるパワースペクト
ラム（図７（Ｂ）に示す）は、同様に大幅に減少してい
ることがわかった。
回路出力のパワースペクトラムのＳＰＩＣＥシミレーシ
ョン結果を示す図である。通常の固定クロックを用いた
パワースペクトラム（図７（Ａ）に示す）に比して、本
発明の５ビットＭ系列ＰＲＭ回路によるパワースペクト
ラム（図７（Ｂ）に示す）は、同様に大幅に減少してい
ることがわかった。
【００２８】なお、上述した第１、第２の本実施形態に
おいて、Ｍ系列信号発生回路５は、３ビットと５ビット
の場合を示したが、本発明はこれに限定されることな
く、例えばさらに多ビット化してもよい。これに伴い、
マルチプレクサ４の入力信号数も適宜変更しても良い。
また、擬似ランダム信号発生回路として、Ｍ系列信号発
生回路５を一例として示したが、本発明はこれに限定さ
れることなく、これ以外の回路で同様の信号を発生する
回路、例えばGold符号発生回路等を用いてもよい。
おいて、Ｍ系列信号発生回路５は、３ビットと５ビット
の場合を示したが、本発明はこれに限定されることな
く、例えばさらに多ビット化してもよい。これに伴い、
マルチプレクサ４の入力信号数も適宜変更しても良い。
また、擬似ランダム信号発生回路として、Ｍ系列信号発
生回路５を一例として示したが、本発明はこれに限定さ
れることなく、これ以外の回路で同様の信号を発生する
回路、例えばGold符号発生回路等を用いてもよい。
【００２９】さらに、クロック遅延回路３は、シフトレ
ジスタにより構成したが、これに限定されることなく、
例えばアナログ回路的に遅延を発生させてもよい。ま
た、本実施形態では降圧型スイッチング・レギュレータ
電源回路の例を示したが、本発明は、図８に示すような
昇圧型スイッチング・レギュレータ電源回路や、図９に
示すようなマイナス電源発生型のスイッチング・レギュ
レータ電源回路にも広く適用することができ、同様な効
果を得ることができる。
ジスタにより構成したが、これに限定されることなく、
例えばアナログ回路的に遅延を発生させてもよい。ま
た、本実施形態では降圧型スイッチング・レギュレータ
電源回路の例を示したが、本発明は、図８に示すような
昇圧型スイッチング・レギュレータ電源回路や、図９に
示すようなマイナス電源発生型のスイッチング・レギュ
レータ電源回路にも広く適用することができ、同様な効
果を得ることができる。
【００３０】すなわち、図８及び図９におけるスイッチ
用ＭＯＳトランジスタ２にのゲートに対して上述した実
施形態で示した擬似ランダム変調クロックＣＬＫ’を供
給すればよい。なお、両図において、１は入力電源、１
１はインダクタンス、１２はコンデンサ、１３はダイオ
ード、１４は負荷抵抗である。
用ＭＯＳトランジスタ２にのゲートに対して上述した実
施形態で示した擬似ランダム変調クロックＣＬＫ’を供
給すればよい。なお、両図において、１は入力電源、１
１はインダクタンス、１２はコンデンサ、１３はダイオ
ード、１４は負荷抵抗である。
【００３１】
【発明の効果】本発明によれば、スイッチング・レギュ
レータ電源回路のスイッチ・クロックの周波数を擬似ラ
ンダム変調する擬似ランダム変調回路を導入することに
より、スイッチ・クロックに意図的に揺らぎ（ジッタ）
を与えるようにしたので、スイッチ・ノイズによる電磁
輻射ノイズの影響を減少させることが可能となる。
レータ電源回路のスイッチ・クロックの周波数を擬似ラ
ンダム変調する擬似ランダム変調回路を導入することに
より、スイッチ・クロックに意図的に揺らぎ（ジッタ）
を与えるようにしたので、スイッチ・ノイズによる電磁
輻射ノイズの影響を減少させることが可能となる。
【００３２】また、上記の擬似ランダム変調回路は、ク
ロック遅延回路３、マルチプレクサ４及びＭ系列信号発
生回路５だけで構成できるので、従来のスイッチング・
レギュレータ電源回路の大幅な設計変更は不要であり、
また、ほとんどのタイプのスイッチング・レギュレータ
電源回路、例えば降圧型スイッチング・レギュレータ電
源回路、昇圧型スイッチング・レギュレータ電源回路、
マイナス電源発生型のスイッチング・レギュレータ電源
回路等に適用することができる。
ロック遅延回路３、マルチプレクサ４及びＭ系列信号発
生回路５だけで構成できるので、従来のスイッチング・
レギュレータ電源回路の大幅な設計変更は不要であり、
また、ほとんどのタイプのスイッチング・レギュレータ
電源回路、例えば降圧型スイッチング・レギュレータ電
源回路、昇圧型スイッチング・レギュレータ電源回路、
マイナス電源発生型のスイッチング・レギュレータ電源
回路等に適用することができる。
【図１】本発明の実施形態に係る「クロック周波数の擬
似ランダム変調」を説明する概念図である。
似ランダム変調」を説明する概念図である。
【図２】本発明の第１の実施形態に係るスイッチング・
レギュレータ電源回路の具体的な構成を示す回路図であ
る。
レギュレータ電源回路の具体的な構成を示す回路図であ
る。
【図３】本発明の第１の実施形態に係るマルチプレクサ
の真理値表である。
の真理値表である。
【図４】本発明の第１の実施形態に係るＰＲＭ回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図５】本発明の第２の実施形態に係るスイッチング・
レギュレータ電源回路の具体的な構成を示す回路図であ
る。
レギュレータ電源回路の具体的な構成を示す回路図であ
る。
【図６】本発明の第２の実施形態に係るクロック出力の
パワースペクトラムの実測データを示す図である。
パワースペクトラムの実測データを示す図である。
【図７】本発明の第２の実施形態に係るスイッチング・
レギュレータ電源回路出力のパワースペクトラムのＳＰ
ＩＣＥシュミュレーション結果を示す図である。
レギュレータ電源回路出力のパワースペクトラムのＳＰ
ＩＣＥシュミュレーション結果を示す図である。
【図８】本発明が適用される昇圧型スイッチング・レギ
ュレータ電源回路の回路図である。
ュレータ電源回路の回路図である。
【図９】本発明が適用されるマイナス電源発生型のスイ
ッチング・レギュレータ電源回路の回路図である。
ッチング・レギュレータ電源回路の回路図である。
【図１０】従来例に係る降圧型スイッチング・レギュレ
ータ電源回路の原理・概念図である。
ータ電源回路の原理・概念図である。
【図１１】従来例に係る降圧型スイッチング・レギュレ
ータ電源回路の回路図である。
ータ電源回路の回路図である。
１ 入力電源
２ スイッチ用ＭＯＳトランジスタ
３ クロック遅延回路
４ マルチプレクサ
５ Ｍ系列信号発生回路
７ パルス幅変調器
８ 遅延生成クロック発生回路
１０ 低域通過フィルタ
１１ インダクタンス
１２ コンデンサ
５１ パルス発生回路
５２ オシロスコープ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 名野 隆夫
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 大門 孝幸
群馬県館林市足次町238
(72)発明者 定村 宏
群馬県新田郡新田町大字市７−５
(72)発明者 進藤 崇之
栃木県足利市新宿町1125−１
Ｆターム(参考） 5H730 AA02 BB13 BB57 DD04 FG01
FG05 FG07
5J049 AA18 AA21 CB01
Claims (7)
- 【請求項１】 所定のクロックが供給された低域通過フ
ィルタを有し、該低域通過フィルタから出力を得るスイ
ッチングレギュレータ回路において、前記クロックの周
波数を擬似的にランダム変調する擬似ランダム変調回路
を設けたことを特徴とするスイッチングレギュレータ回
路。 - 【請求項２】 所定の電圧と前記低域通過フィルタとの
間にスイッチ用トランジスタを接続し、該スイッチ用ト
ランジスタのゲートに前記クロック変調回路からの擬似
ランダム変調されたクロックを供給することを特徴とす
るスイッチングレギュレータ回路。 - 【請求項３】 前記擬似ランダム変調回路は、第１のク
ロックを遅延して複数の遅延クロックを出力するクロッ
ク遅延回路と、前記第１のクロックに応じて複数ビット
の擬似ランダム信号を発生する擬似ランダム信号発生回
路と、前記複数ビットの擬似ランダム信号に応じて前記
複数の遅延クロックの中、何れかの遅延クロックを選択
出力する選択回路と、から成り、前記選択回路によって
選択出力された遅延クロックを前記低域通過フィルタに
供給することを特徴とする請求項１または請求項２記載
のスイッチングレギュレータ回路。 - 【請求項４】 前記クロック遅延回路は、前記第１のク
ロックより周期の短い第２のクロックをシフトクロック
とするシフトレジスタから成ることを特徴とする請求項
３記載のスイッチングレギュレータ回路。 - 【請求項５】 前記擬似ランダム信号回路は、最長符号
系列発生回路であることを特徴とする請求項３記載のス
イッチングレギュレータ回路。 - 【請求項６】 前記最長符号系列発生回路は、前記第１
のクロックをシフトクロックとするシフトレジスタと、
該シフトレジスタの出力を帰還する排他的論理和回路か
ら成ることを特徴とする請求項５記載のスイッチングレ
ギュレータ回路。 - 【請求項７】 前記低域通過フィルタの出力を電源電圧
として動作し、前記第１のクロックを発生するパルス幅
変調回路を設けたことを特徴とする請求項３、４、６記
載のスイッチングレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340806A JP2003153526A (ja) | 2001-11-06 | 2001-11-06 | スイッチングレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340806A JP2003153526A (ja) | 2001-11-06 | 2001-11-06 | スイッチングレギュレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003153526A true JP2003153526A (ja) | 2003-05-23 |
Family
ID=19154951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001340806A Pending JP2003153526A (ja) | 2001-11-06 | 2001-11-06 | スイッチングレギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003153526A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-11-06 JP JP2001340806A patent/JP2003153526A/ja active Pending
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