KR20110077678A - 자주식 ｄ급 증폭기 및 증폭 방법 - Google Patents

자주식 ｄ급 증폭기 및 증폭 방법 Download PDF

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Abstract

자주식 D급 증폭기 및 증폭 방법이 제공된다. 자주식 D급 증폭기는 제1 입력단으로 수신되는 아날로그 오디오 신호와 피드백 신호를 제2 입력단으로 수신되는 기준 신호와 비교하여 펄스 폭 변조된 비교 신호를 출력하는 비교기, 상기 펄스 폭 변조된 비교 신호를 무작위적으로 시간 지연시키고, 무작위적으로 시간 지연되는 비교 신호를 출력하는 랜덤 시간 지연부, 및 상기 무작위적으로 시간 지연되는 비교 신호에 응답하여 풀 업 또는 풀 다운되는 상기 피드백 신호를 출력하는 파워 스위칭 증폭부를 포함하며, 상기 파워 스위칭 증폭부의 출력 신호의 주파수는 상기 랜덤 시간 지연부의 시간 지연에 의해 결정된다.
자주식 D급 증폭기(self oscillation type D class Amplifier), PN code.

Description

자주식 Ｄ급 증폭기 및 증폭 방법{A self oscillation type D class Amplifier and a method of amplifying with the same}
본 발명은 증폭기에 관한 것으로, 보다 상세하게는 자주식 D급 증폭기 및 증폭 방법에 관한 것이다.
일반적으로 음향 증폭기로서 사용되고 있는 증폭기는 A급, B급, AB급의 아날로그 증폭기와 D급의 디지털 증폭기로 구별될 수 있다. 아날로그 증폭기로 대출력 증촉기를 구현할 경우 효율이 나빠 전력 손실이 크며, 증폭기의 온도가 상승하게 되어 이를 방지하기 위한 방열판이 요구되기 때문에 부피가 커진다.
D급 증폭기는 선형 동작이 아닌 스위칭(switching) 동작에 의하여 증폭을 수행하는 펄스 폭 변조(pulse width modulation, PWM) 방식을 채택한다.
자주식(self oscillation type) D급 증폭기는 별도의 삼각파 발생기를 필요로 하지 않아 간단하게 회로를 설계할 수 있다. 또한 자주식 D급 증폭기의 스위칭 주파수는 증폭기의 부궤환 저항값 및 회로 전체의 소자 값에 의해 정해진다. 이렇게 정해지는 스위칭 주파수는 바꿀 수 없다.
도 6은 일반적인 자주식 D급 증폭기의 파워 스펙트럼 밀도를 나타낸다. 도 6 을 참조하면, 스위칭 주파수와 더불어 2차 고조파 및 3차 고조파들이 강하게 발생한다. 이는 곧 원하지 않는 잡음(EMI(ElectroMagnetic Interference))으로 각종 전자기기들에게 안 좋은 영향을 미친다. 특히 AM, FM 라디오에 쓰이게 될 경우엔 스위칭 주파수와 그 고조파에 해당하는 주파수의 수신 감도가 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 EMI를 감소시킬 수 있는 자주식 D급 증폭기 및 증폭 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 자주식 D급 증폭기는 제1 입력단으로 수신되는 아날로그 오디오 신호와 피드백 신호를 제2 입력단으로 수신되는 기준 신호와 비교하여 펄스 폭 변조된 비교 신호를 출력하는 비교기, 상기 펄스 폭 변조된 비교 신호를 무작위적으로 시간 지연시키고, 무작위적으로 시간 지연되는 비교 신호를 출력하는 랜덤 시간 지연부, 및 상기 무작위적으로 시간 지연되는 비교 신호에 응답하여 풀 업 또는 풀 다운되는 상기 피드백 신호를 출력하는 파워 스위칭 증폭부를 포함하며, 상기 파워 스위칭 증폭부의 출력 신호의 주파수는 상기 랜덤 시간 지연부의 시간 지연에 의해 결정된다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 자주식 D급 증폭 방법은 아날로그 오디오 신호와 피드백 신호를 제1 입력으로 수신하고, 기준 신호를 제2 입력으로 수신하는 단계, 상기 수신되는 제1 입력과 제2 입력을 비교하여 펄스 폭 변조된 제1 비교 신호를 출력하는 단계, 상기 펄스 폭 변조된 비교 신호를 무작위적으로 시간 지연시키고, 무작위적으로 시간 지연되는 제2 비교 신호를 출력하는 랜덤 시간 지연 단계, 및 상기 무작위적으로 시간 지연되는 비교 신호에 응답하여 풀 업 또는 풀 다운되는 상기 피드백 신호를 출력하는 단계를 포함한다.
이때 상기 랜덤 시간 지연 단계는 주기가 무작위로 변하는 랜덤 클럭(random clock)을 발생하는 랜덤 클럭 발진 단계, 및 상기 랜덤 클럭에 응답하여 상기 제1 비교 신호를 상기 랜덤 클럭의 주기만큼 지연시켜 상기 제2 비교 신호로 출력하는 단계를 포함한다. 그리고 상기 랜덤 클럭 발진 단계는 의사 잡음 코드를 생성하는 단계, 및 상기 의사 잡음 코드의 값에 해당하는 주파수를 갖는 상기 랜덤 클럭을 출력하는 단계를 포함한다. 이때 상기 피드백 신호의 주파수는 상기 랜덤 시간 지연 단계의 지연 시간에 의하여 결정된다.
본 발명의 실시 예에 따른 자주식 D급 증폭기 및 증폭 방법은 펄스 폭 진폭 변조된 비교 신호를 무작위적으로 지연시키고, 이로 인하여 스위칭 주파수의 파워 스펙트럼 밀도를 분산시켜 EMI를 감소시키는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 자주식 D급 증폭기(self oscillation type D class Amplifier, 100)의 블록도를 나타낸다. 도 1을 참조하면, D급 증폭기(100)는 입력 저항(R0), 제1 저항(R1), 제1 피드백 저항(R2), 제2 피드백 저항(R3), 비교기(110), 랜덤 클럭 발생기(Random Clock Generator, 111), 랜덤 시간 지연부(112), 슈미트 트리거(114), 파워 스위칭 증폭부(120), 저역 통과 필터(low pass filter, 130), 및 스피커(150)를 포함한다.
입력 저항(R0)의 일단으로 아날로그 오디오 신호(AS)가 입력되며, 다른 일단은 비교기(110)의 제1 입력 단자(예컨대, 음(-)의 입력 단자)에 접속된다.
제1 저항(R1)은 비교기(110)의 제2 입력 단자(예컨대, 양(+)의 입력 단자)와 접지 전원에 사이에 접속된다. 제1 피드백 저항(R2)은 비교기(110)의 출력 단자와 비교기(110)의 제2 입력 단자 사이에 접속된다. 제2 피드백 저항(R2)은 파위 스위칭 증폭기(120)의 출력 단자와 비교기(110)의 제1 입력 단자 사이에 접속된다.
비교기(110)는 아날로그 오디오 신호(AS)와 파위 스위칭 증폭기(120)의 출력단으로부터 피드백되는 피드백 신호(FD)를 제1 입력단으로 수신하고, 기준 신호(ReF)을 제2 입력단으로 수신한다. 이때 기준 신호(ReF)은 제1 저항(R1) 및 제1 피드백 저항(R2)에 의하여 비교기(110)의 출력 전압이 분배된 전압(ReF= PWM × R1/(R1+R2))이다.
비교기(110)는 제1 입력단으로 수신되는 신호들과 제2 입력단으로 수신되는 신호를 비교하고, 비교된 결과에 따른 비교 신호(CS)를 출력한다. 이때 비교기(110)로부터 출력되는 비교 신호(CS)는 펄스 폭이 변조된 PWM 신호이다.
랜덤 클럭 발진기(111)는 주기가 무작위로 변하는 랜덤 클럭(random clock, RCLK)을 발생한다. 즉 랜덤 클럭(RCLK)은 한 사이클 마다 주기가 일정하지 않은 지터(jitter)가 포함된 클럭 형태일 수 있다.
도 2는 도 1에 도시된 랜덤 클럭 발생기(111)의 구성을 나타내는 블록도이다. 도 2를 참조하면, 랜덤 클럭 발생기(111)는 의사 잡음 코드 발생기(PseudoNoise code generator, 210), 롬 테이블(ROM table, 220), 선택기(230), 및 디지털 컨트롤 발진기(Digital Control Oscillator, 240)를 포함한다.
의사 잡음 코드 발생기(210)는 의사 잡음 코드(PN code)를 생성한다. 롬 테이블(220)은 고정된 값을 갖는 고정 디지털 코드들(FC)을 저장한다.
도 3은 도 2에 도시된 의사 잡음 코드 발생기(210)의 내부 구조를 나타낸다. 도 3을 참조하면, 의사 잡음 코드 발생기(210)는 다수 단의 선형되먹임 시프트레지스터들(LFSR1 내지 LFSRN, N>1인 자연수)로 구성될 수 있다. 여기서 선형되먹임 시프트레지스터들(LFSR1 내지 LFSRN의 단수(N개)는 디지털 컨트롤 발진기(240)의 입력 비트 수와 동일한다.
도 4는 도 3에 도시된 선형되먹임 시프트레지스터(LFSR1)의 내부 구조를 나타내는 블록도이다. 도 4를 참조하면, 선형되먹임 시프트레지스터(LFSR1)는 16 비트 이상을 저장할 수 있으며(S1 내지 Sk, k>16), 임의의 값으로 세팅되어 있다.
선형되먹임 시프트레지스터(LFSR1)는 다수의 플립플롭들 및 XOR 게이트(420)를 포함한다. XOR 게이트(420)는 시프트레지스터(LFSR1)의 마지막단(Sk)과 그 이전 단(Sk -1)의 값을 논리 연산하고, 논리 연산된 결과를 시프트레지스터(LFSR1)의 첫번 째 단으로 입력한다. 따라서 다수 단의 시프트레지스터(LFSR1 내지 LFSRN)들 각각의 마지막 단으로부터 출력되는 값이 의사 잡음 코드(PN code= C1C2C3...CN)가 된다.
선택기(230)는 의사 잡음 코드(PN code) 및 고정 디지털 코드(FC) 중 어느 하나를 선택하여 출력한다.
디지털 컨트롤 발진기(240)는 선택기(230)로부터 출력되는 의사 잡음 코드(PN code) 또는 고정 디지털 코드를 수신하고, 수신된 코드의 값에 해당하는 주파수를 갖는 클럭 신호(clock signal)를 출력한다. 디지털 컨트롤 발진기(240)는 일반적인 링 발진기(Ring Oscillator) 및 스위치들(switches)로 구현될 수 있다.
디지털 컨트롤 발진기(240)에 수신되는 코드 값은 의사 잡음 코드(PN code) 또는 고정 디지털 코드 중 어느 하나이다.
특정 고정된 스위칭 주파수를 갖도록 D급 증폭기(100)를 동작시키고자할 때에는 선택기(230)는 롬테이블(220)에 저장된 고정 디지털 코드를 선택한다. 이때 롬 테이블(220)의 주소 값을 변경하면 고정된 스위칭 주파수를 변경할 수 있다.
예를 들면 D급 증폭기(100)의 출력 값이 작을 때에는 스위칭 주파수를 빠르게 하여 음원의 해상도를 높일 수가 있으나, 출력 값이 클 때에는 스위칭 주파수를 느리게 하여 스위칭 손실을 줄일 수 있다.
또한 클럭의 한 사이클마다 변하는 스위칭 주파수를 갖도록 D급 증폭기(100)를 동작하고자 할 때는 선택기(230)는 의사 잡음 코드(PN code)를 선택한다. 그리고 디지털 컨트롤 발진기(240)는 의사 잡음 코드(PN code)에 기초하여 주기가 무작 위로 변화하는 랜덤 클럭(RCLK)을 발생시킬 수 있다.
랜덤 시간 지연부(112)은 랜덤 클럭(RCLK)에 응답하여 비교 신호(CS)를 수신하고, 수신되는 비교 신호(CS)를 랜덤 클럭(RCLK)의 주기만큼 지연시켜 출력한다. 랜덤 클럭(RCLK)의 주기가 무작위로 변하기 때문에 랜덤 시간 지연부(112)에 의하여 비교 신호(CS)가 지연되는 시간도 무작위이다. 랜덤 시간 지연부(112)는 D 플립플롭(112) 형태로 구현될 수 있다.
슈미트 트리거(114)는 무작위로 시간 지연되는 비교 신호(CS)를 수신하고, 수신되는 무작위 시간 지연 비교 신호(CS)에 기초하여 제1 트리거 전압(LTP) 및 제2 트리거 전압(UTP)을 갖는 트리거 신호를 생성한다. 따라서 생성되는 트리거 신호도 랜덤하게 변한다.
파워 스위칭 증폭부(120)는 트리거 신호에 응답하여 제1 전원(VDD)과 제2 전원(VSS) 사이에서 풀 업(Pull UP) 또는 풀 다운(Pull Down)되는 전압(FS)을 출력한다. 트리거 신호가 랜덤하게 변하기 때문에 파워 스위칭 증폭부(120)의 출력의 스위칭 주파수가 랜덤하게 변한다.
저역 통과 필터(low pass filter, 130)는 파워 스위칭 증폭부(120)의 출력으로부터 고주파 성분을 제거하고, 저주파 성분만을 통과시키며, 저역 통과 필터(130)의 출력은 스피커(150)를 구동한다.
상술한 바와 같이, 랜덤 시간 지연부(112)에 의하여 비교 신호(CS)가 얼마만큼의 시간 지연이 되는가에 따라서 D급 증폭기(100)의 스위칭 주파수가 결정된다. 그리고 랜덤 시간 지연부(112)의 시간 지연을 결정짓는 것은 D 플립플롭(112)을 동 작시키는 랜덤 클럭(RCLK)이다. 결국 랜덤 클럭(RCLK)에 의하여 D 플립플롭(202)의 시간 지연은 무작위로 설정되고, 이로 인하여 D급 증폭기(100)의 스위칭 주파수는 특정 구간 내에서 무작위적이게 된다.
도 5는 본 발명의 실시 예에 따른 스위칭 주파수의 파워 스펙트럼 밀도를 나타낸다. 도 5를 참조하면, D급 증폭기(100)의 스위칭 주파수는 특정 구간 내에서 무작위적이게 되어 스위칭 주파수의 파워 스펙트럼 밀도(504)가 분산된다.
따라서 스위칭 주파수를 고정했을 때의 도 1에 도시된 스위칭 주파수의 파워 스펙트럼 밀도와 비교할 때, 본 발명의 실시 예에 따른 스위칭 주파의 파워 스펙트럼 밀도는 스펙트럼의 에너지 총량은 변함없으나 뾰족하게 솟아오른 부분이 없게 되어 특정주파수에서의 EMI 값이 줄어들게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 자주식 D급 증폭기의 블록도를 나타낸다.
도 2는 도 1에 도시된 랜덤 클럭 발생기의 구성을 나타내는 블록도이다.
도 3은 도 2에 도시된 의사 잡음 코드 발생기의 내부 구조를 나타낸다.
도 4는 도 3에 도시된 선형되먹임 시프트레지스터의 내부 구조를 나타내는 블록도이다.
도 5는 본 발명의 실시 예에 따른 스위칭 주파수의 파워 스펙트럼 밀도를 나타낸다.
도 6은 일반적인 자주식 D급 증폭기의 파워 스펙트럼 밀도를 나타낸다.

Claims (10)

  1. 제1 입력단으로 수신되는 아날로그 오디오 신호와 피드백 신호를 제2 입력단으로 수신되는 기준 신호와 비교하여 펄스 폭 변조된 비교 신호를 출력하는 비교기;
    상기 펄스 폭 변조된 비교 신호를 무작위적으로 시간 지연시키고, 무작위적으로 시간 지연되는 비교 신호를 출력하는 랜덤 시간 지연부; 및
    상기 무작위적으로 시간 지연되는 비교 신호에 응답하여 풀 업(pull up) 또는 풀 다운(pull down)되는 상기 피드백 신호를 출력하는 파워 스위칭 증폭부를 포함하며,
    상기 파워 스위칭 증폭부의 출력 신호의 주파수는 상기 랜덤 시간 지연부의 시간 지연에 의해 결정되는 것을 특징으로 하는 자주식 D급 증폭기.
  2. 제1항에 있어서, 상기 자주식 D급 증폭기는,
    상기 무작위적으로 시간 지연되는 비교 신호를 수신하고, 수신되는 무작위 적으로 시간 지연되는 비교 신호에 기초하여 제1 트리거 전압 및 제2 트리거 전압을 갖는 트리거 신호를 생성하는 슈미트 트리거 발생기를 더 포함하며,
    상기 파위 스위칭 증폭부는,
    상기 제1 트리거 전압 및 제2 트리거 전압에 응답하여 스위칭되어 상기 피드백 신호를 출력하는 것을 특징으로 하는 자주식 D급 증폭기.
  3. 제1항에 있어서, 상기 랜덤 시간 지연부는,
    주기가 무작위로 변하는 랜덤 클럭(random clock)을 발생하는 랜덤 클럭 발진기; 및
    상기 랜덤 클럭에 응답하여 상기 비교기로부터 출력되는 비교 신호를 수신하고, 수신되는 비교 신호를 랜덤 클럭의 주기만큼 지연시켜 출력하는 D 플립 플롭을 포함하는 것을 특징으로 하는 자주식 D급 증폭기.
  4. 제1항에 있어서, 상기 랜덤 클럭 발생기는,
    한 사이클(cycle) 마다 주기가 무작위로 변하는 랜덤 클럭을 발생하는 것을 특징으로 하는 자주식 D급 증폭기.
  5. 제3항에 있어서, 상기 랜덤 클럭 발진기는,
    의사 잡음 코드를 생성하는 의사 잡음 코드 발생기; 및
    상기 의사 잡음 코드의 값에 해당하는 주파수를 갖는 랜덤 클럭을 출력하는 디지털 컨트롤 발진기를 포함하는 것을 특징으로 하는 자주식 D급 증폭기.
  6. 제3항에 있어서, 상기 랜덤 클럭 발진기는,
    의사 잡음 코드를 생성하는 의사 잡음 코드 발생기;
    고정된 값을 갖는 고정 디지털 코드를 저장하는 롬 테이블;
    상기 의사 잡음 코드 및 상기 고정 디지털 코드 중 어느 하나를 선택하여 출력하는 선택기; 및
    상기 선택기로부터 출력되는 코드의 값에 해당하는 주파수를 갖는 랜덤 클럭을 출력하는 디지털 컨트롤 발진기를 포함하는 것을 특징으로 하는 자주식 D급 증폭기.
  7. 아날로그 오디오 신호와 피드백 신호를 제1 입력으로 수신하고, 기준 신호를 제2 입력으로 수신하는 단계;
    상기 수신되는 제1 입력과 제2 입력을 비교하여 펄스 폭 변조된 제1 비교 신호를 출력하는 단계;
    상기 펄스 폭 변조된 비교 신호를 무작위적으로 시간 지연시키고, 무작위적으로 시간 지연되는 제2 비교 신호를 출력하는 랜덤 시간 지연 단계; 및
    상기 무작위적으로 시간 지연되는 비교 신호에 응답하여 풀 업 또는 풀 다운되는 상기 피드백 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 자주식 D급 증폭 방법.
  8. 제7항에 있어서, 상기 랜덤 시간 지연 단계는,
    주기가 무작위로 변하는 랜덤 클럭(random clock)을 발생하는 랜덤 클럭 발진 단계; 및
    상기 랜덤 클럭에 응답하여 상기 제1 비교 신호를 상기 랜덤 클럭의 주기만 큼 지연시켜 상기 제2 비교 신호로 출력하는 단계를 포함하는 것을 특징으로 하는 자주식 D급 증폭 방법.
  9. 제8항에 있어서, 상기 랜덤 클럭 발진 단계는,
    의사 잡음 코드를 생성하는 단계; 및
    상기 의사 잡음 코드의 값에 해당하는 주파수를 갖는 상기 랜덤 클럭을 출력하는 단계를 포함하는 것을 특징으로 하는 자주식 D급 증폭 방법.
  10. 제7항에 있어서,
    상기 피드백 신호의 주파수는 상기 랜덤 시간 지연 단계의 지연 시간에 의하여 결정되는 것을 특징으로 하는 자주식 D급 증폭기.
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