JP2011035867A - 増幅回路及びこれを用いた受光アンプ回路 - Google Patents

Abstract

【課題】従来は、入力パルス信号のパルス期間でしか、増幅回路の周波数特性を抑えることができず、リンギングが抑えられないという問題があった。
【解決手段】入力端子に受けた信号を増幅し、出力端子に出力する増幅器と、前記増幅器の入力端子と出力端子との間に接続される帰還容量部と、前記増幅器の出力端子の電位が所定の電位より上昇した場合、もしくは、低下した場合、所定の期間、前記帰還容量部の容量を変化させる制御回路と、を有する増幅回路である。
【選択図】図１

Description

本発明は、増幅回路及びこれを用いた受光アンプ回路に関するものである。

ＣＤ、ＤＶＤ、Ｂｌｕｅ−Ｒａｙ Ｄｉｓｃ等の光ディスク装置は年々高倍速化されている。それに伴い光ディスクへ書き込みを行うための記録パルス波形の周期が短くなってきている。記録パルス発生中の光パワーを低パワーから高パワーまで正確に把握する必要がある。また、パルスの立ち上がり、立ち下がりをリンギングなく正確に検出する必要がある。このため、記録パルス波形を受光するＩＣ（集積回路）に用いられる増幅回路（アンプ回路）には広帯域の周波数特性を保持しながら、リンギングのないパルス応答が求められる。

このような、受光ＩＣに用いられる増幅回路の従来例として特許文献１のような技術がある。図９に特許文献１に記載される帰還増幅回路１を示す。図９に示すように、帰還増幅回路１は、差動増幅器ＡＭＰ１と、帰還回路１０とを有する。

差動増幅器ＡＭＰ１は、反転入力端子に受けた入力端子ＩＮからの入力信号を増幅して出力端子ＯＵＴに出力する。なお、符号「ＩＮ」「ＯＵＴ」は、端子名を示すと共に、それぞれの端子に入出力される信号名としても使用する。

帰還回路１０は、帰還抵抗Ｒ１、Ｒ２、Ｒ３と、帰還容量Ｃ１、Ｃ２と、ＮＰＮトランジスタＱ１とを有する。帰還回路１０は、差動増幅器ＡＭＰ１が所定の増幅率を示すように差動増幅器ＡＭＰ１の出力を反転入力端子に帰還させる。差動増幅器ＡＭＰ１は、理想的な差動増幅器、すなわち高入力インピーダンス、低出力インピーダンス、高オープンループゲインで動作し、周波数特性に関しても十分な周波数帯域を有している。

帰還抵抗Ｒ１、Ｒ２は、入力端子ＩＮと出力端子ＯＵＴとの間に直列接続される。帰還容量Ｃ１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続される。帰還抵抗Ｒ３は、入力端子ＩＮとノードＮ１との間に接続される。帰還容量Ｃ２は、入力端子ＩＮとノードＮ１との間に接続される。

ＮＰＮトランジスタＱ１は、ベースが帰還抵抗Ｒ１とＲ２との間のノードＮ１、コレクタが電源電圧端子ＶＤＤ、エミッタが入力端子ＩＮに接続される。

図１０に帰還増幅回路１の動作波形を示す。図１０に示すように、帰還増幅回路１の入力信号の直流成分が増大し、出力端子ＯＵＴの電位も増大する。そして、出力端子ＯＵＴの電位が増大するとノードＮ１の電位も増大し、時刻ｔ１でノードＮ１の電位がＮＰＮトランジスタＱ１のしきい値電圧よりも大きくなる。このため、時刻ｔ１でＮＰＮトランジスタＱ１がオン状態となる。このことにより、帰還回路１０のインピーダンスが低下し、帰還増幅回路１の増幅率が低下する。増幅率が低下すると帰還増幅回路１の発振を抑えることができる。

また、入力信号ＩＮの直流成分が減少して、出力端子ＯＵＴの電位が低下すると、時刻ｔ２で、ノードＮ１の電位がＮＰＮトランジスタＱ１のしきい値電圧より低くなる。このため、ＮＰＮトランジスタＱ１が再びオフ状態となる。このことにより、帰還回路１０のインピーダンスが再び時刻ｔ１以前の状態に戻る。

以上のように帰還増幅回路１は、入力信号の直流成分が増大して、ノードＮ１の電位がＮＰＮトランジスタＱ１のしきい値電圧よりも大きくなると、帰還回路１０のインピーダンスを低下させる。このように、帰還回路１０のインピーダンスを低下することで、当該帰還増幅回路１の増幅率を下げ発振を抑える。また、帰還容量Ｃ２の働きにより当該帰還増幅回路１の周波数帯域の広がりが抑制される。したがって、十分な位相補償が行われ、当該帰還増幅回路１の発振が効果的に防止される。

特開平６−３３８７３２号公報

上述したように帰還増幅回路１では発振を抑えることができる。しかし、帰還増幅回路１が周波数特性を抑える期間は、パルス発生期間中の時刻ｔ１〜ｔ２の期間だけである。このため、パルス立下り時は周波数特性を抑える期間外となる。このため、図１０に示すようにパルス立下り時には利得抑制されずリンギングが抑えられないという問題がある。

本発明は、入力端子に受けた信号を増幅し、出力端子に出力する増幅器と、前記増幅器の入力端子と出力端子との間に接続される帰還容量部と、前記増幅器の出力端子の電位が所定の電位より上昇した場合、もしくは、低下した場合、所定の期間、前記帰還容量部の容量を変化させる制御回路と、を有する増幅回路である。

本発明にかかる増幅回路は、増幅器の出力端子の電位が所定の電位より上昇した場合、もしくは、低下した場合、所定の期間、前記帰還容量部の容量を変化させることができる。このため、この所定の期間において、当該増幅回路の周波数特性を抑えることができる。

本発明にかかる増幅回路は、出力信号のリンギングの発生を抑制することが可能となる。

実施の形態１にかかる受光アンプの構成である。 実施の形態１にかかるエッジ検出部の動作を示すタイミングチャートである。 実施の形態１にかかる受光アンプの動作を示すタイミングチャートである。 実施の形態２にかかる受光アンプの構成である。 実施の形態２にかかるエッジ検出部の動作を示すタイミングチャートである。 実施の形態２にかかる受光アンプの動作を示すタイミングチャートである。 実施の形態２にかかる受光アンプの効果を説明するためのタイミングチャートである。 その他の実施の形態にかかる受光アンプの構成である。 従来の帰還増幅回路の構成である。 従来の帰還増幅回路の動作を示すタイミングチャートである

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を受光アンプに適用したものである。

図１に本実施の形態にかかる受光アンプ１００の構成を示す。図１に示すように、受光アンプ１００は、受光素子ＰＤ１０１と、帰還増幅回路１０２とを有する。帰還増幅回路１０２は、差動アンプ部１１０と、比較部１２０と、エッジ検出部１３０とを有する。

受光素子ＰＤ１０１は、フォトダイオードもしくはフォトトランジスタ等の光電変換素子から構成される。受光素子ＰＤ１０１は、光信号を受光すると、その光信号に応じた光電流Ｉｐｄを出力する。受光素子ＰＤ１０１は、接地電圧端子ＧＮＤと差動アンプ部１１０の入力端子ＩＮとの間に接続される。なお、図１で、受光素子ＰＤ１０１は、差動アンプ部１１０の外部素子として示されるが、差動アンプ部１１０の内部素子としてもかまわない。

差動アンプ部１１０は、受光素子ＰＤ１０１からの光電流Ｉｐｄを電圧に変換する。差動アンプ部１１０は、差動増幅器ＡＭＰ１１１と、帰還容量部１１１と、抵抗素子Ｒ１１１とを有する。帰還容量部１１１は、抵抗素子Ｒ１１２と、容量素子Ｃ１１１、Ｃ１１２と、スイッチ回路ＳＷ１１１とを有する。スイッチ回路ＳＷ１１１は、ＮＰＮトランジスタＱ１１１を有する。

抵抗素子Ｒ１１１は、一方の端子がノードＮ１１１に接続される。また、他方の端子には、所定の電圧Ｖｃが供給されている。

差動増幅器ＡＭＰ１１１は、非反転入力端子がノードＮ１１１、反転入力端子が入力端子ＩＮ、出力端子が出力端子ＯＵＴに接続される。抵抗素子Ｒ１１２は、一方の端子が入力端子ＩＮ、他方の端子が出力端子ＯＵＴに接続される。容量素子Ｃ１１１は、一方の端子が入力端子ＩＮ、他方の端子が出力端子ＯＵＴに接続される。容量素子Ｃ１１２は、一方の端子が入力端子ＩＮ、他方の端子がノードＮ１１２に接続される。ＮＰＮトランジスタＱ１１１は、コレクタが出力端子ＯＵＴ、エミッタがノードＮ１１２、ベースがノードＮ１１３に接続される。

抵抗素子Ｒ１１２は差動増幅器ＡＭＰ１１１の帰還抵抗、容量素子Ｃ１１１、Ｃ１１２は差動増幅器ＡＭＰ１１１の帰還容量として動作する。但し、ＮＰＮトランジスタＱ１１１がオフ状態の場合、差動増幅器ＡＭＰ１１１の帰還容量は、容量素子Ｃ１１１のみである。反対にＮＰＮトランジスタＱ１１１がオン状態となった場合は、容量素子Ｃ１１１、Ｃ１１２が並列接続され、差動増幅器ＡＭＰ１１１の帰還容量は容量素子Ｃ１１１、Ｃ１１２を合計した容量となる。差動アンプ部１１０は、ＮＰＮトランジスタＱ１１１の動作状態に応じて、帰還容量の容量値を切り替えることが可能である。

比較部１２０は、コンパレータＡＭＰ１２１と、抵抗素子Ｒ１２１、Ｒ１２２とを有する。抵抗素子Ｒ１２１は、一方の端子が電源電圧端子ＶＤＤ、他方の端子がノードＮ１２１に接続される。抵抗素子Ｒ１２２は、一方の端子がノードＮ１２１、他方の端子が接地電圧端子ＧＮＤに接続される。よって、抵抗素子Ｒ１２１、Ｒ１２２の抵抗比に応じて、ノードＮ１３１に所定の電位が生成される。

コンパレータＡＭＰ１２１は、非反転入力端子が出力端子ＯＵＴ、反転入力端子がノードＮ１２１、出力端子がノードＮ１３１に接続される。コンパレータＡＭＰ１２１は、ノードＮ１２１で生成された所定の電位に対して、出力端子ＯＵＴの電位が大きい場合、ハイレベル、出力端子ＯＵＴの電位が小さい場合、ロウレベルの信号をノードＮ１３１に出力する。

エッジ検出部１３０（スイッチ制御回路）は、ＸＯＲ（排他的論理和）回路ＸＯＲ１３１と、遅延回路１４０とを有する。遅延回路１４０は、抵抗素子Ｒ１４１と、容量素子Ｃ１４１とを有する。抵抗素子１４１は一方の端子をノードＮ１３１、他方の端子をノードＮ１４１に接続される。容量素子Ｃ１４１は、一方の端子がノードＮ１４１、他方の端子か接地電圧端子ＧＮＤに接続される。ＸＯＲ回路ＸＯＲ１３１は、一方の入力端子がノードＮ１３１、他方の入力端子がノードＮ１４１、出力端子がノードＮ１１３に接続される。

なお、比較部１２０と、エッジ検出部１３０とを含む回路で、スイッチ回路ＳＷ１１１のオン状態またはオフ状態を制御する制御回路を構成しているとみなせる。

図２にエッジ検出部１３０の動作を示すタイミングチャートを示す。時刻ｔ１に比較部１２０からハイレベルの信号がノードＮ１３１に出力される。ここで、遅延回路１４０は、抵抗素子Ｒ１４１の抵抗値と容量素子Ｃ１４１の容量値によるＣＲ時定数を有している。このＣＲ時定数に応じた所定の遅延期間をＴ１とする。このため、時刻ｔ１から期間Ｔ１の間、ノードＮ１３１、Ｎ１４１の信号レベルは、それぞれハイレベル、ロウレベルとなる。この結果、ＸＯＲ回路ＸＯＲ１３１からノードＮ１１３へハイレベルが出力される。

そして、時刻ｔ１から期間Ｔ１後の時刻ｔ２に、ノードＮ１４１の電位レベルがハイレベルとなると、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

時刻ｔ３に比較部１２０から出力される信号がロウレベルとなると、時刻ｔ３から期間Ｔ１の間、ノードＮ１３１、Ｎ１４１の信号レベルは、それぞれロウレベル、ハイレベルとなる。その結果、ＸＯＲ回路ＸＯＲ１３１がハイレベルをノードＮ１１３へ出力する。更に、時刻ｔ３から期間Ｔ１後の時刻４に、ノードＮ１４１の電位レベルがロウレベルとなり、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

以上のような構成の受光アンプ１００の動作を示すタイミングチャートを図３に示す。図３に示すように、受光素子ＰＤ１０１が光信号を受光し、光電流Ｉｐｄが差動アンプ部１１０の入力端子ＩＮに入力される。この光電流Ｉｐｄに応じた電位の出力信号ＯＵＴが出力端子ＯＵＴに出力される。時刻ｔ１にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より高くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にハイレベルの信号が出力される。但し、図２で説明したように、ノードＮ１４１の電位は時刻ｔ１から遅延期間Ｔ１の間ロウレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ１から遅延期間Ｔ１の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この期間Ｔ１の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる。

時刻ｔ１から遅延期間Ｔ１後の時刻ｔ２において、図２で説明したように、ノードＮ１４１の電位もハイレベルとなるため、ＸＯＲ回路ＸＯＲ１３１は、ロウレベルの信号をノードＮ１１３に出力する。従って、ＮＰＮトランジスタＱ１１１がオフ状態となる。但し、この時刻では既に差動増幅器ＡＭＰ１１１の出力信号がハイレベルで安定しているため、差動アンプ部１１０が発振をおこす心配が無い。

次に、受光素子ＰＤ１０１が光信号を受光しなくなり、光電流Ｉｐｄが減少する。このため、出力信号ＯＵＴの電位が低下する。時刻ｔ３にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より低くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にロウレベルの信号が出力される。但し、図２で説明したように、ノードＮ１４１の電位は時刻ｔ３から期間Ｔ１の間ハイレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ３から遅延期間Ｔ１の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この期間Ｔ１の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、再び差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる。

ここで、従来の帰還増幅回路１では、図１０で説明したように高周波側の周波数特性を抑える期間は、パルス発生時の時刻ｔ１〜ｔ２の間だけであった。このため、パルス立下り後は周波数特性を抑えられず、リンギングを抑えられないという問題があった。また、帰還増幅回路１では、ＮＰＮトランジスタＱ１動作前と動作後でゲインが異なるため、帰還増幅回路１を受光アンプ回路に利用した場合、受光素子が入力する光信号強度と出力信号ＯＵＴの電圧の比が変わり、正確な光信号の強度が把握できないという問題があった。

しかし、本実施の形態１の帰還増幅回路１０２では、差動増幅器ＡＭＰ１１１の出力信号ＯＵＴの立ち上がり及び立下り後の所定の期間、高周波成分を抑えることが可能な帰還容量とすることができる。このため、帰還増幅回路１０２の発振を防止しつつ、リンギングを抑えることが出来る。また、帰還容量の容量値のみを切り替えるため、差動増幅器ＡＭＰ１１１の利得の変化がない。このため帰還増幅回路１０２を用いた受光アンプ回路１００では、帰還容量の容量値が変化した前後で受光素子が入力する光信号強度と出力信号ＯＵＴの電圧の比が変わらない。このため、正確な光信号の強度を確認することが可能となる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を受光アンプに適用したものである。

図４に本実施の形態にかかる受光アンプ２００の構成を示す。図４に示すように、受光アンプ２００は、受光素子ＰＤ１０１と、帰還増幅回路２０２とを有する。帰還増幅回路２０２は、差動アンプ部１１０と、比較部１２０と、エッジ検出部２３０とを有する。図４に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのは、エッジ検出部２３０の構成である。よって、本実施の形態２では、その実施の形態１との相違部分を重点的に説明し、実施の形態１と同様の部分の説明は省略する。

エッジ検出部２３０は、ＸＯＲ回路ＸＯＲ１３１と、遅延回路２４０とを有する。遅延回路２４０は、スイッチ回路ＳＷ２４１と、インバータ回路ＩＶ２４１〜ＩＶ２４６とを有する。

スイッチ回路ＳＷ２４１は、入力端子ａ、出力端子ｂ１〜ｂ３を有する。スイッチ回路ＳＷ２４１は、入力端子ａがノードＮ１３１、出力端子ｂ１がノードＮ２４１、出力端子ｂ２がノードＮ２４２、出力端子ｂ３がノードＮ２４３と接続される。スイッチ回路ＳＷ２４１は、入力端子ａと、出力端子ｂ１〜ｂ３のうち１つを選択して電気的に接続する。

インバータ回路ＩＶ２４１〜ＩＶ２４６は、ノードＮ２４１とＮ２４４との間で直列接続される。更に詳しくは、インバータ回路ＩＶ２４１は、入力端子がノードＮ２４１、出力端子がインバータ回路ＩＶ２４２の入力端子に接続される。インバータ回路ＩＶ２４２は、入力端子がインバータ回路ＩＶ２４１の出力端子、出力端子がノードＮ２４２に接続される。インバータ回路ＩＶ２４３は、入力端子がノードＮ２４２、出力端子がインバータ回路ＩＶ２４４の入力端子に接続される。インバータ回路ＩＶ２４４は、入力端子がインバータ回路ＩＶ２４３の出力端子、出力端子がノードＮ２４３に接続される。インバータ回路ＩＶ２４５は、入力端子がノードＮ２４３、出力端子がインバータ回路ＩＶ２４６の入力端子に接続される。インバータ回路ＩＶ２４６は、入力端子がインバータ回路ＩＶ２４５の出力端子、出力端子がノードＮ２４４に接続される。

ＸＯＲ回路ＸＯＲ１３１は、一方の入力端子がノードＮ１３１、他方の入力端子がノードＮ２４４、出力端子がノードＮ１１３に接続される。その他の構成は、実施の形態１の受光アンプ１００と同様である。

図５にエッジ検出部２３０の動作を示すタイミングチャートを示す。まず、スイッチ回路ＳＷ２４１が出力端子ｂ３を選択した場合を考える。この場合、比較部１２０のコンパレータＡＭＰ１２１の出力信号をインバータ回路ＩＶ２４５、ＩＶ２４６で遅延させた信号がノードＮ２４４に出力される。このインバータ回路ＩＶ２４５、ＩＶ２４６による遅延期間をＴ２３とする。

時刻ｔ１に比較部１２０からハイレベルの信号がノードＮ１３１に出力される。このため、時刻ｔ１から遅延期間Ｔ２３の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれハイレベル、ロウレベルとなる。この結果、ＸＯＲ回路ＸＯＲ１３１からノードＮ１１３へハイレベルが出力される。そして、時刻ｔ１から遅延期間Ｔ２３後の時刻ｔ２に、ノードＮ２４４の電位レベルがハイレベルとなると、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

時刻ｔ５に比較部１２０から出力される信号がロウレベルとなると、時刻ｔ５から遅延期間Ｔ２３の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれロウレベル、ハイレベルとなる。その結果、ＸＯＲ回路ＸＯＲ１３１がハイレベルをノードＮ１１３へ出力する。更に、時刻ｔ５から遅延期間Ｔ２３後の時刻ｔ６に、ノードＮ１４１の電位レベルがロウレベルとなり、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

次に、スイッチ回路ＳＷ２４１が出力端子ｂ２を選択した場合を考える。この場合、比較部１２０のコンパレータＡＭＰ１２１の出力信号をインバータ回路ＩＶ２４３〜ＩＶ２４６で遅延させた信号がノードＮ２４４に出力される。このインバータ回路ＩＶ２４３〜ＩＶ２４６による遅延期間をＴ２２（＞Ｔ２３）とする。

時刻ｔ１に比較部１２０からハイレベルの信号がノードＮ１３１に出力される。このため、時刻ｔ１から遅延期間Ｔ２２の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれハイレベル、ロウレベルとなる。この結果、ＸＯＲ回路ＸＯＲ１３１からノードＮ１１３へハイレベルが出力される。そして、時刻ｔ１から遅延期間Ｔ２２後の時刻ｔ３に、ノードＮ２４４の電位レベルがハイレベルとなると、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

時刻ｔ５に比較部１２０から出力される信号がロウレベルとなると、時刻ｔ５から遅延期間Ｔ２２の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれロウレベル、ハイレベルとなる。その結果、ＸＯＲ回路ＸＯＲ１３１がハイレベルをノードＮ１１３へ出力する。更に、時刻ｔ５から遅延期間Ｔ２２後の時刻ｔ７に、ノードＮ１４１の電位レベルがロウレベルとなり、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

更に、スイッチ回路ＳＷ２４１が出力端子ｂ１を選択した場合を考える。この場合、比較部１２０のコンパレータＡＭＰ１２１の出力信号をインバータ回路ＩＶ２４１〜ＩＶ２４６で遅延させた信号がノードＮ２４４に出力される。このインバータ回路ＩＶ２４１〜ＩＶ２４６による遅延期間をＴ２１（＞Ｔ２２）とする。

時刻ｔ１に比較部１２０からハイレベルの信号がノードＮ１３１に出力される。このため、時刻ｔ１から遅延期間Ｔ２１の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれハイレベル、ロウレベルとなる。この結果、ＸＯＲ回路ＸＯＲ１３１からノードＮ１１３へハイレベルが出力される。そして、時刻ｔ１から遅延期間Ｔ２１後の時刻ｔ４に、ノードＮ２４４の電位レベルがハイレベルとなると、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

時刻ｔ５に比較部１２０から出力される信号がロウレベルとなると、時刻ｔ５から遅延期間Ｔ２１の間、ノードＮ１３１、Ｎ２４４の信号レベルは、それぞれロウレベル、ハイレベルとなる。その結果、ＸＯＲ回路ＸＯＲ１３１がハイレベルをノードＮ１１３へ出力する。時刻ｔ５から遅延期間Ｔ２１後の時刻ｔ８に、ノードＮ１４１の電位レベルがロウレベルとなり、ＸＯＲ回路ＸＯＲ１３１がロウレベルをノードＮ１１３へ出力する。

以上のような構成の受光アンプ２００の動作を示すタイミングチャートを図６に示す。但し、図６には、スイッチ回路ＳＷ２４１が出力端子ｂ１、ｂ２、ｂ３のそれぞれを選択した場合のＸＯＲ回路ＸＯＲ１３１の出力信号を示す。そして、以下では、スイッチ回路ＳＷ２４１が出力端子ｂ１を選択した場合（以下、第１の状態と称す）、出力端子ｂ２を選択した場合（以下、第２の状態と称す）、出力端子ｂ３を選択した場合（以下、第３の状態と称す）に分けて説明する。

まず、第３の状態の場合の動作を説明する。図６に示すように、受光素子ＰＤ１０１が光信号を受光し、光電流Ｉｐｄが差動アンプ部１１０の入力端子ＩＮに入力される。この光電流Ｉｐｄに応じた電位の出力信号ＯＵＴが出力端子ＯＵＴに出力される。時刻ｔ１にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より高くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にハイレベルの信号が出力される。

但し、図５で説明したように、スイッチ回路ＳＷ２４１が出力端子ｂ３を選択した場合、ノードＮ２４４の電位は時刻ｔ１から遅延期間Ｔ２３の間ロウレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ１から遅延期間Ｔ２３の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２３の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる

時刻ｔ１から遅延期間Ｔ２３後の時刻ｔ２において、図５で説明したように、ノードＮ１４１の電位もハイレベルとなるため、ＸＯＲ回路ＸＯＲ１３１は、ロウレベルの信号をノードＮ１１３に出力する。従って、ＮＰＮトランジスタＱ１１１がオフ状態となる。但し、この第１の状態において、時刻ｔ２では既に差動増幅器ＡＭＰ１１１の出力信号がハイレベルで安定している状態となっている。このため、差動アンプ部１１０が発振をおこす心配が無い。

次に、受光素子ＰＤ１０１が光信号を受光しなくなり、光電流Ｉｐｄが減少する。このため、出力信号ＯＵＴの電位が低下する。時刻ｔ５にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より低くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にロウレベルの信号が出力される。但し、図５で説明したように、ノードＮ２４４の電位は時刻ｔ５から遅延期間Ｔ２３の間ハイレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ５から遅延期間Ｔ２３の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２３の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、再び差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる。

次に、第２の状態の場合の動作を説明する。なお、時刻ｔ１までの動作は第３の状態の場合と同様である。図５で説明したように、スイッチ回路ＳＷ２４１が出力端子ｂ２を選択した場合、ノードＮ２４４の電位は時刻ｔ１から遅延期間Ｔ２２の間ロウレベルとなる。よって、図６に示すように、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ１から遅延期間Ｔ２２の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２２の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる

時刻ｔ１から遅延期間Ｔ２２後の時刻ｔ３において、図５で説明したように、ノードＮ１４１の電位もハイレベルとなるため、ＸＯＲ回路ＸＯＲ１３１は、ロウレベルの信号をノードＮ１１３に出力する。従って、ＮＰＮトランジスタＱ１１１がオフ状態となる。但し、この第２の状態において、時刻ｔ３では既に差動増幅器ＡＭＰ１１１の出力信号がハイレベルで安定している状態となっている。このため、差動アンプ部１１０が発振をおこす心配が無い。

次に、受光素子ＰＤ１０１が光信号を受光しなくなり、光電流Ｉｐｄが減少する。このため、出力信号ＯＵＴの電位が低下する。時刻ｔ５にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より低くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にロウレベルの信号が出力される。但し、図５で説明したように、ノードＮ２４４の電位は時刻ｔ５から遅延期間Ｔ２２の間ハイレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ５から遅延期間Ｔ２２の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２２の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、再び差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる。

更に、第１の状態の場合の動作を説明する。なお、時刻ｔ１までの動作は第３の状態の場合と同様である。図５で説明したように、スイッチ回路ＳＷ２４１が出力端子ｂ１を選択した場合、ノードＮ２４４の電位は時刻ｔ１から遅延期間Ｔ２１の間ロウレベルとなる。よって、図６に示すように、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ１から遅延期間Ｔ２１の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２１の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる

時刻ｔ１から遅延期間Ｔ２１後の時刻ｔ４において、図５で説明したように、ノードＮ１４１の電位もハイレベルとなるため、ＸＯＲ回路ＸＯＲ１３１は、ロウレベルの信号をノードＮ１１３に出力する。従って、ＮＰＮトランジスタＱ１１１がオフ状態となる。但し、この第１の状態において、時刻ｔ３では既に差動増幅器ＡＭＰ１１１の出力信号がハイレベルで安定している状態となっている。このため、差動アンプ部１１０が発振をおこす心配が無い。

次に、受光素子ＰＤ１０１が光信号を受光しなくなり、光電流Ｉｐｄが減少する。このため、出力信号ＯＵＴの電位が低下する。時刻ｔ５にこの出力信号ＯＵＴの電位がノードＮ１２１の電位より低くなる。このため、コンパレータＡＭＰ１２１からノードＮ１３１にロウレベルの信号が出力される。但し、図５で説明したように、ノードＮ２４４の電位は時刻ｔ５から遅延期間Ｔ２１の間ハイレベルとなる。よって、ＸＯＲ回路ＸＯＲ１３１は、時刻ｔ５から遅延期間Ｔ２１の間ハイレベルの信号をノードＮ１１３に出力する。

このノードＮ１１３に出力されるハイレベルの信号に応じて、ＮＰＮトランジスタＱ１１１がオン状態となる。そして、容量素子Ｃ１１２の他方の端子が出力端子ＯＵＴと電気的に接続され、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加する。この遅延期間Ｔ２１の間、差動増幅器ＡＭＰ１１１の帰還容量の容量値が増加するため、差動増幅器ＡＭＰ１１１の入出力信号の高周波成分を抑えることができ、再び差動アンプ部１１０が発振するのを防止し、且つ、リンギングを抑えることができる。

ここで、実施の形態１では、ＸＯＲ回路ＸＯＲ１３１の出力信号をハイレベルとする期間が抵抗素子Ｒ１４１、容量素子Ｃ１４１で決まるＣＲ時定数で固定されてしまっていた。しかし、本実施の形態２では、スイッチ回路ＳＷ２４１の選択する出力端子に応じて、ＸＯＲ回路ＸＯＲ１３１の出力信号をハイレベルとする期間を可変とすることができる。よって、図７に示すように、もしスイッチ回路ＳＷ２４１が第２の状態でリンギングが多く発生してしまう場合、スイッチ回路ＳＷ２４１を第１の状態とすることで、リンギングを素早く収束させることが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、スイッチ回路ＳＷ１１１をバイポーラトランジスタからＭＯＳトランジスタに置き換えてもよい。

また、実施の形態２では、６個のインバータ回路で遅延回路２４０を構成したが、偶数であれば更に複数のインバータ回路を用いてインバータチェーンを構成してもよい。また、インバータチェーン間の複数のノードとノードＮ１３１とをスイッチ回路が接続することで、ＸＯＲ回路ＸＯＲ１３１の出力信号をハイレベルとする期間を更に複数設定することができる。

また、図８に示す受光アンプ３００のように、差動アンプ部１１０を構成してもよい。図８に示すように、差動アンプ部１１０は、差動アンプ部１１０は、差動増幅器ＡＭＰ１１１と、抵抗素子Ｒ１１１、Ｒ１１２と、容量素子Ｃ１１１、Ｃ１１２と、スイッチ回路ＳＷ３１１とを有する。なお、図８に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。

スイッチ回路ＳＷ３１１は、ＮＰＮトランジスタＱ１１１、Ｑ１１２と、インバータ回路ＩＶ１１１とを有する。ＮＰＮトランジスタＱ１１１、Ｑ１１２は、ＸＯＲ回路ＸＯＲ１３１がノードＮ１１３に出力する信号レベルに応じて、一方がオン状態、他方がオフ状態となる。つまり、ＸＯＲ回路ＸＯＲ１３１がノードＮ１１３に出力する信号レベルに応じて差動増幅器ＡＭＰ１１１の帰還容量を変えることができる。よって、図８の例では、容量素子Ｃ１１１の容量値を容量素子Ｃ１１２の容量値より大きくしておけばよい。

１００、２００ 受光アンプ
１０２、２０２ 帰還増幅回路
１１０ 差動アンプ部
１２０ 比較部
１３０、２３０ エッジ検出部
１４０、２４０ 遅延回路
ＡＭＰ１１１ 差動増幅器
ＡＭＰ１２１ コンパレータ
Ｃ１１１、Ｃ１１２、Ｃ１４１ 容量素子
ＩＶ２４１〜ＩＶ２４６ インバータ回路
ＰＤ１０１ 受光素子
Ｒ１１１、Ｒ１１２、Ｒ１２１、Ｒ１２２、Ｒ１４１ 抵抗素子
Ｑ１１１ ＮＰＮトランジスタ
ＳＷ１１１、ＳＷ２４１ スイッチ回路
ＸＯＲ１３１ ＸＯＲ回路

Claims (8)

1. 入力端子に受けた信号を増幅し、出力端子に出力する増幅器と、
   前記増幅器の入力端子と出力端子との間に接続される帰還容量部と、
   前記増幅器の出力端子の電位が所定の電位より上昇した場合、もしくは、低下した場合、所定の期間、前記帰還容量部の容量を変化させる制御回路と、を有する
   増幅回路。
2. 前記帰還容量部は、第１、第２の容量素子と、第１のスイッチ回路とを備え、
   前記第１の容量素子は、前記増幅器の入力端子と出力端子との間に接続され、
   前記第２の容量素子は、前記第１の容量素子と並列に接続され、
   前記第１のスイッチ回路は、活性化時に前記第２の容量素子を前記第１の容量素子と電気的に接続させる
   請求項１に記載の増幅回路。
3. 前記制御回路は、比較部と、スイッチ制御回路とを有し、
   前記比較部は、前記増幅器の出力端子の電位を前記所定の電位と比較し、その比較結果を前記スイッチ回路に出力し、
   前記スイッチ制御回路は、前記比較部の比較結果に応じて、前記所定の期間、前記第１のスイッチ回路を活性化させる
   請求項２に記載の増幅回路。
4. 前記比較部は、コンパレータを有し、
   前記コンパレータは、前記所定の電圧と、前記増幅器の出力端子の電位を入力し、その比較結果を出力端子からパルス信号で出力し、
   前記スイッチ制御回路は、エッジ検出回路を有し、前記コンパレータからのパルス信号の立ち上がりエッジもしくは立ち下がりエッジを検出すると、前記所定の期間、前記第１のスイッチ回路を活性化させる
   請求項３に記載の増幅回路。
5. 前記エッジ検出回路は、排他的論理和演算回路と、遅延回路とを有し、
   前記遅延回路は、前記コンパレータからのパルス信号を前記所定の期間遅延させた遅延パルス信号を出力し、
   前記排他的論理和演算回路は、一方の入力端子が前記コンパレータからのパルス信号を入力し、他方の入力端子が前記遅延パルス信号を入力し、その演算結果に応じて前記第１のスイッチ回路を活性化させる
   請求項４に記載の増幅回路。
6. 前記遅延回路は、第３の容量素子と、第１の抵抗素子とを備え、
   前記第１の抵抗素子は、前記コンパレータの出力端子と前記排他的論理和演算回路の他方の入力端子との間に接続され、
   前記容量素子は、前記コンパレータの出力端子と接地電圧端子との間に接続される
   請求項５に記載の増幅回路。
7. 前記遅延回路は、第１、第２の遅延素子と、第２のスイッチ回路とを有し、
   前記第１の遅延素子は、前記排他的論理和演算回路の他方の入力端子に出力が接続され、直列接続された偶数個のインバータ回路により入力信号を第１の期間遅延させて出力し、
   前記第２の遅延素子は、前記第１の遅延素子の入力に出力が接続され、直列接続された偶数個のインバータ回路により入力信号を第２の期間遅延させて出力し、
   前記第２のスイッチ回路は、前記コンパレータの出力端子と、前記第２の遅延素子の入力もしくは前記第１の遅延素子の入力のどちらかと、を接続するか切り替えることができる
   請求項５に記載の増幅回路。
8. 請求項１〜請求項７のいずれか１項に記載の増幅回路を有し、
   前記増幅回路の前記増幅器の入力端子には、受光素子の検出信号が入力される
   受光アンプ回路。

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