JP5509935B2 - 電力増幅器およびその制御方法 - Google Patents

Description

本発明は、電力増幅器およびその制御方法に関し、特に高周波信号を増幅するためのエンベロープトラッキング型の電力増幅器および電力増幅器における振幅信号（ＡＭ信号）経路と位相信号（ＰＭ信号）経路の遅延の補正技術に関する。

無線機において送信信号を増幅するための電力増幅器の消費電力は、無線機における消費電力の大きな割合を占め、無線機の低パワー化のためには、この電力増幅器の低パワー化が必須である。エンベロープトラッキング型の電力増幅器は、信号振幅にあわせて電源電圧を変化させるための電源変調器が接続される。このような構成によれば、パワーアンプ（増幅器）に供給される電源電圧は、信号振幅と同期したものとなり、無駄に消費される電力が減少し、その結果全体の効率の改善、すなわち無線機全体の低パワー化が実現される。

ところで電源変調器は、高効率化のためデジタル増幅器を用いることが多く、そのため、デジタル増幅による量子化ノイズを除去するために各種のフィルタ（主に低域通過フィルタ）を内蔵する。このフィルタの利用は、ノイズ除去には必須であるものの、フィルタによる遅延や、デジタル増幅器のフィードバックによる遅延は、数ｎｓ〜数１０ｎｓの値となり、これは、信号振幅と電源波形の間の無用な位相ずれを生じさせる。

従来、この位相ずれを解決する方法として、主に以下の４つの手法、あるいはこの組み合わせが知られている。

１つ目の手法は、パワーアンプの出力を信号検知回路あるいは検波回路を用いて検知し、その結果を電源変調器にフィードバックする方法である。特許文献１の方法がこれに相当する。

２つ目の手法は、パワーアンプの信号入力端子の直前にデジタルの遅延回路を挿入する方法である。特許文献２、４の手法は、この手法と１つ目の手法のフィードバックを組み合わせた手法である。

３つ目の手法は、ＩＱ信号から変調された波形を作り出す時点で遅延をかけてしまう手法である。特許文献３の手法は、この手法と１つ目の手法のフィードバックを組み合わせた手法である。

４つ目の手法は、アナログの遅延回路を挿入する方法である。一番単純なものとして、非常に長い伝送線路を挿入する方法がある。また、そのバリエーションとして、特許文献５の様に、大きい遅延のある回路を通して、遅延回路による減衰分を増幅する手法もある。

特開２００５−１８４８６６号公報 特開２００５−２８７０１１号公報 特開２００６−１７４４１８号公報 特開２００５−２０３９６０号公報 特開２００６−２０３４５６号公報

以下の分析は本発明において与えられる。

ところで、従来の手法には以下のような様々な問題が存在する。

１つ目の手法であるフィードバックの利用は、携帯電話におけるＷＣＤＭＡ(Wideband Code Division Multiple Access)信号やＬＴＥ(Long Term Evolution)信号の様に、搬送波が約２ＧＨｚ、変調波は５ＭＨｚであって、遅延量が数１０ｎｓとなる場合は、遅延が大きすぎるため、フィードバックをかけると、動作が不安定となり発振する虞がある。そのため、フィードバック結果を元に、以下の２つ目や３つ目の手法を利用して遅延調整を行う方法が現実的である。

２つ目の手法であるデジタルの遅延回路の挿入は、遅延を補正するために早い信号を遅延させる一番シンプルな手法である。しかし、この手法を利用している特許文献２、４において、デジタルブロックは電圧制御発振器（ＶＣＯ）を利用した発振器となっている。この構成は、ＷＣＤＭＡ信号やＬＴＥ信号を利用する場合には、各ブロックの動作周波数に厳しい点があり、現状の技術では実現不可能なものが多い。

３つ目の手法であるＩＱ信号からの遅延の生成は、無線機の基地局で利用されているが、携帯端末ではこの方法を利用することが困難である。これは、現在の携帯端末の市場では、デジタル信号処理ブロックとパワーアンプブロックの生産者が異なることから、この両者の境界部を越えて、ブロックの追加、変更を行うことは、該当製品の用途を限定することとなり、実現が困難である。

４つ目の手法であるアナログ遅延器の利用は、実装上現実的ではない。例えば、単純な伝送線路で１ｎｓの遅延を実現するには３０ｃｍの配線が必要であり、サイズが非常に大きくなってしまう。また、通常のアナログの遅延回路を構成し、低域通過フィルタの定数を変化させ遅延時間を変化させる回路が存在している。しかし、携帯電話などで利用するエンベロープトラッキング型の電力増幅器の場合、搬送波が１〜２ＧＨｚ付近の周波数であるのに対し、遅延時間が数ｎｓ〜数１０ｎｓと大きく、遅延に必要な低域フィルタを用いた場合、遮断周波数が、ＰＭ信号に含まれる搬送波より低くなり、必要な信号が遮断されてしまう。特許文献５は、この減衰した信号を増幅器で増幅しているが、もともと低パワー化を目的として、エンベロープトラッキング型の電力増幅器を導入したにもかかわらず、追加の増幅器が必要となると、その消費電力により低パワー化が実現できず、エンベロープトラッキング型の電力増幅器を利用する意味がなくなってしまう。

したがって、本発明の目的は、エンベロープトラッキング型の電力増幅器における、電源変調器の出力電位（振幅信号、ＡＭ信号）と、増幅器の被増幅信号（位相信号、ＰＭ信号）との間の位相ずれを低減し、安定で実現性が高い遅延補償を行う電力増幅器及びその制御方法を提供することにある。

本発明の１つのアスペクト（側面）に係る電力増幅器は、増幅器と、入力信号の信号振幅に応じて増幅器の電源電圧を変化させる電源変調器と、入力信号を遅延させて増幅器の入力に供給する遅延回路と、を備え、前記遅延器は、一種類以上の複数段のアナログ遅延回路から構成され、前記アナログ遅延回路は、はしご型回路によって構成され、前記はしご型回路の構成要素である受動素子における、容量値、インダクタ値、抵抗値のいずれかを、または組み合わせたものを、前記増幅器の出力の検波結果を元に変化させることで、前記アナログ遅延回路における遅延時間を変化させ、複数段の前記アナログ遅延回路における遅延時間の合計値が、前記入力信号に対する前記増幅器の電源電圧変化に係る遅延を補償する遅延時間とされ、複数段の前記アナログ遅延回路における一部の前記アナログ遅延回路に対し、経路の切り替え、短絡を組み合わせて、前記遅延器における遅延時間を設定する。

本発明によれば、入力信号を遅延させて増幅器の入力に供給するので、増幅器の電源と増幅器の入力との間の位相ずれを低減することができる。

本発明の第１の実施例に係る電力増幅器の構成を示すブロック図である。 単位回路がインダクタと容量素子とからはしご型に構成される低域通過フィルタの回路図である。 単位回路が抵抗素子と容量素子とからはしご型に構成される低域通過フィルタの回路図である。 本発明の第２の実施例に係る電力増幅器の構成を示すブロック図である。 フィルタによる遅延波形の計算結果を示す図である。 本発明の第３の実施例に係る電力増幅器の構成を示すブロック図である。 本発明の第３の実施例に係る一つの遅延回路の回路図である。 本発明の第３の実施例に係る他の遅延回路の回路図である。

本発明の実施形態に係る電力増幅器は、増幅器と、入力信号の信号振幅に応じて増幅器の電源電圧を変化させる電源変調器と、入力信号を遅延させて増幅器の入力に供給する遅延器と、を備え、前記遅延器は、一種類以上の複数段のアナログ遅延回路から構成され、前記アナログ遅延回路は、はしご型回路によって構成され、前記はしご型回路の構成要素である受動素子における、容量値、インダクタ値、抵抗値のいずれかを、または組み合わせたものを、前記増幅器の出力の検波結果を元に変化させることで、前記アナログ遅延回路における遅延時間を変化させ、複数段の前記アナログ遅延回路における遅延時間の合計値が、前記入力信号に対する前記増幅器の電源電圧変化に係る遅延を補償する遅延時間とされ、複数段の前記アナログ遅延回路における一部の前記アナログ遅延回路に対し、経路の切り替え、短絡を組み合わせて、前記遅延器における遅延時間を設定する。

電力増幅器において、容量値、インダクタ値、抵抗値のいずれかを、または組み合わせたものを、増幅器の出力の検波結果を元に変化させることで、アナログ遅延回路（図６の１０７ｃに相当）における遅延時間を変化させるようにしてもよい。

送信機が上記の電力増幅器を備えるようにしてもよい。

無線機が上記の送信機を備えるようにしてもよい。

本発明の実施形態に係る電力増幅器は、信号を増幅する増幅器（パワーアンプ）と、被増幅信号の信号振幅に応じてパワーアンプの電源電圧を変化させる電源変調器を有するエンベロープトラッキング型増幅器であって、被増幅信号と電源電圧間の遅延を補償するために、被増幅信号経路（ＰＭ信号経路）に遅延回路を設ける。

被増幅信号経路に設けた遅延回路において、該遅延回路が一種類以上の複数段のアナログ回路により構成され、該アナログ回路は被増幅信号を通過させると同時に、遅延を発生させる特徴を持ち、複数段のアナログ回路における遅延の合計値が、被増幅信号と電源電圧間の遅延を補償する遅延時間となっていることが好ましい。

遅延回路にアナログ遅延回路を利用する。個々の遅延回路は、ＡＭ信号とＰＭ信号の遅延を補償するには不十分であるが、これを多段に接続することで、被増幅信号が遅延されて出力され、必要な遅延量を得ることが可能である。そのためには、ＰＭ信号経路にアナログの遅延回路を挿入する。このアナログ遅延回路は被増幅信号を通過させ、小さな値であっても遅延を発生させる回路であればどの様な構成でも良い。

アナログ遅延回路において、アナログ回路を構成する、容量値、インダクタ値、抵抗値、もしくは電源電圧、電流値を外部からの制御により変化させ、該アナログ回路の遅延時間を変化させるようにしてもよい。

アナログ遅延回路において、アナログ遅延回路を構成する、容量値、インダクタ値、抵抗値、もしくは電源電圧、電流値を、出力の検波結果を元に変化させ、最適の遅延時間を設定するようにしてもよい。

複数段のアナログ回路において、複数段のアナログ回路の、一部のアナログ回路を経路の切り替え、短絡、遮断し、無効化することにより、最適の遅延時間を設定するようにしてもよい。

以下、図面を参照して各実施例について説明する。

図１は、本発明の第１の実施例に係る電力増幅器の構成を示すブロック図である。図１において、電力増幅器は、パワーアンプ１０１、電源変調器１０４、遅延器１０２ａ、検波器１１５を備える。

検波器１１５は、入力信号である被増幅信号から振幅信号（ＡＭ信号）を検波し、電源変調器１０４に出力する。電源変調器１０４は、例えばＶｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｃｕｒｒｅｎｔ Ｐａｒａｌｌｅｌ （ＶＣＣＰ）方式の電源変調器であって、振幅信号を増幅し、パワーアンプ１０１の電源電圧としてパワーアンプ１０１に供給する。遅延器１０２ａは、アナログ遅延回路１０７から構成され、被増幅信号に対する電源変調器１０４や検波器１１５などにおける遅延時間を補正するために、被増幅信号に遅延を与え、位相信号（ＰＭ信号）としてパワーアンプ１０１の入力端子に出力する。パワーアンプ１０１は、電源電圧が電源変調器１０４によって変調されると共に、入力された位相信号を増幅して出力する。

アナログ遅延回路１０７は、入出力の信号間に遅延が存在し、はしご型回路によって構成される。はしご型回路の一例が、一般にフィルタである。その回路の例を図２、図３に示す。図２は、単位回路がインダクタ１２１と容量素子１２２ａとからなり、はしご型に構成される低域通過フィルタの回路図である。図３は、単位回路が抵抗素子１２３と容量素子１２２ｂとからなり、はしご型に構成される低域通過フィルタの回路図である。なお、図２、図３において、受動素子が５素子からなるものを例示しているが、これに限定されるものではない。

このような構成の電力増幅器によれば、遅延器１０２ａが入力信号である被増幅信号を遅延させてパワーアンプ１０１の入力に供給するので、パワーアンプ１０１の電源とパワーアンプ１０１の入力との間の位相ずれを低減することができる。

なお、ここでは低域通過フィルタを例に説明したが、他のフィルタ（高域通過フィルタ、帯域通過フィルタ、帯域阻止フィルタ等）を用いても同様に動作させることも可能である。これらのフィルタを用いる場合、被増幅信号が通過可能な帯域を持っていること、個々のフィルタの遅延量は小さくても良いが、被増幅信号経路に存在する回路の遅延量を合計した値が、振幅信号の経路と位相信号の経路の遅延の値と同等となっていることが重要である。

図４は、本発明の第２の実施例に係る電力増幅器の構成を示すブロック図である。図４において、図１と同一の符号は同一物を表し、その説明を省略する。

遅延器１０２ｂは、縦続接続された複数のアナログ遅延回路１０７から構成され、被増幅信号に対する電源変調器１０４や検波器１１５などにおける遅延時間を補正するために、被増幅信号に遅延を与え、パワーアンプ１０１の入力端子に出力する。

遅延器１０２ｂは、例えば低域通過フィルタであり、数１０ｎｓの遅延時間を得るためには、遮断周波数を低い周波数（数１０ＭＨｚ〜１００ＭＨｚ）に設定する必要がある。この場合、搬送波（数ＧＨｚ）が通過できない。そこで、本実施例では、遮断周波数が被増幅信号の入力信号の周波数より高い周波数となるフィルタであるアナログ遅延回路１０７を複数段直列に接続する。

図５は、１つのフィルタによる遅延波形の計算結果を示す図である。１つのフィルタあたりの遅延を表す波形Ｐ１、Ｐ２の時間差は、０．１ｎｓ程度と小さい。しかし、これを例えば１００個縦続接続すれば１０ｎｓ相当の遅延となり、全体としては十分に大きな遅延を得ることが可能である。このような構成によれば、振幅信号（ＡＭ信号）の経路と位相信号（ＰＭ信号）の経路の遅延を補正することが可能である。

図６は、本発明の第３の実施例に係る電力増幅器の構成を示すブロック図である。図６において、図４と同一の符号は同一物を表し、その説明を省略する。

検波器１０５は、パワーアンプ１０１の出力信号を検波し、検波した結果を元に、遅延器１０２ｃ内のアナログ遅延回路１０７ｃの遅延量を調整する。

図７は、アナログ遅延回路１０７ｃの回路図である。単位回路がインダクタ１２１と容量素子１２２ｃと容量素子１２６とＦＥＴ１２４とからなり、はしご型に構成される低域通過フィルタである。容量素子１２６とＦＥＴ１２４とは直列接続され、さらに容量素子１２２ｃに並列接続される。

アナログ遅延回路１０７ｃの遅延量の調整には、検波器１０５からの出力を元にＦＥＴ１２４の制御端子に制御信号を与えてＦＥＴ１２４をオン・オフすることで、容量素子１２６の容量値を容量素子１２２ｃの容量値に加えるか否かを制御し、遮断周波数と遅延時間を変化させる。

図７の回路構成の場合は、容量素子の断続によって容量値を変化させている。しかし、このような構成に限定されることなく、インダクタ素子や図３の抵抗素子の断続によってインダクタンスや抵抗値を変化させるように構成しても良い。このような回路構成によっても遅延時間の変更が可能である。

また、遅延器１０２ｃに代えて、図８の遅延器１０２ｄに示すように、複数のアナログ遅延器１０７の一部を検波器１０５からの出力を元にスイッチ１０８をオン、オフすることで信号経路を切り替えて遅延時間を変化させるように構成しても良い。さらに、これに限定されることなく、経路の短絡、経路の遮断、一部の無効化などによって遅延時間を変化させても良い。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０１ パワーアンプ
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ 遅延器
１０４ 電源変調器
１０５、１１５ 検波器
１０７、１０７ａ、１０７ｂ、１０７ｃ アナログ遅延回路
１０８ スイッチ
１２１ インダクタ
１２２ａ、１２２ｂ、１２２ｃ、１２６ 容量素子
１２３ 抵抗素子
１２４ ＦＥＴ

Claims (3)

1. 増幅器と、
   入力信号の信号振幅に応じて前記増幅器の電源電圧を変化させる電源変調器と、
   前記入力信号を遅延させて前記増幅器の入力に供給する遅延器と、
   を備え、
   前記遅延器は、一種類以上の複数段のアナログ遅延回路から構成され、
   前記アナログ遅延回路は、はしご型回路によって構成され、前記はしご型回路の構成要素である受動素子における、容量値、インダクタ値、抵抗値のいずれかを、または組み合わせたものを、前記増幅器の出力の検波結果を元に変化させることで、前記アナログ遅延回路における遅延時間を変化させ、
   複数段の前記アナログ遅延回路における遅延時間の合計値が、前記入力信号に対する前記増幅器の電源電圧変化に係る遅延を補償する遅延時間とされ、
   複数段の前記アナログ遅延回路における一部の前記アナログ遅延回路に対し、経路の切り替え、短絡を組み合わせて、前記遅延器における遅延時間を設定することを特徴とする電力増幅器。
2. 請求項１記載の電力増幅器を備える送信機。
3. 請求項２記載の送信機を備える無線機器。

Images