JP3850822B2 - 電力増幅装置 - Google Patents
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Description
従来のこの種の電力増幅装置を、図10に示す。
この電力増幅装置の入力端子120に入力された信号(入力信号)は、第1の電力分配器1により第1経路および第2経路に分配され、各々の経路を伝送した後、電力合成器119で合成されることによって歪み成分が除去される。
電力合成器119では、第1経路を伝送してきた信号、すなわち、主増幅器2で増幅された後、第2の遅延線路4を経た信号と、第2経路の副増幅器8で増幅された歪み成分と、が合成され、歪み成分が除去された信号が出力され、この出力は出力端子121に導かれる。
すなわち、第2の電力分配器113および電力合成器119として、単に方向性結合器やウィルキンソンデバイダ等の回路を使用したものを用いた場合と比較して、各遅延線路の遅延時間量は、第2の電力分配器113および電力合成器119に含まれる帯域阻止フィルタで時間進み特性となった時間進み分だけ短くすることができる。
図10中のτは、それぞれの回路素子に必要な遅延時間量を示す。なお、「τ」は時間遅れを示し、「−τ」は時間進みを示す。
第1の遅延線路6では、通常「τ1」の遅延量が必要なところ、図10の電力増幅装置では、必要な遅延量は「τ1−τ3」となっている。また、第2の遅延線路4では、通常「τ2」の遅延量が必要なところ、必要な遅延量は「τ2−τ3−τ4」となっている。これは、第2の電力分配器113、電力合成器119として帯域阻止フィルタを含んだものを用いた場合に各遅延線路に必要とされる遅延量が小さくなることを示している。
また、電力合成器内に帯域阻止フィルタを設けた場合、この帯域阻止フィルタの挿入損失分だけ副増幅器の出力信号の直線性範囲を拡げる必要、すなわち、副増幅器を出力電力の大きいものにする必要があり、原価的にも有利とはいえないのが現状である。
よって、このような群遅延時間調整器を用いた本発明の電力増幅装置によれば、群遅延時間調整器によって群遅延時間を時間進み方向に調整することにより、帯域阻止フィルタを電力分配器や電力合成器内に設けずとも、遅延線路の遅延時間を短くすることができる。すなわち、帯域阻止フィルタを第2の電力分配器内に設けることの構成上の困難さを解消することができると共に、コストを軽減させることができる。
この電力増幅装置によれば、上述の群遅延時間調整器が二つ設けられているため、これらの群遅延時間調整器によって遅延時間を調整することにより、上述した電力増幅装置と比べて、さらに第2の遅延線路の遅延時間を短くすることができる。
帯域阻止フィルタは、所定のインピーダンスを有する伝送線路上に挿入接続されており、この帯域阻止フィルタに含まれる前記可変抵抗器には、当該可変抵抗器の抵抗値を前記伝送線路のインピーダンスに適合させる値の電圧が供給される。
この電力増幅装置の群遅延時間調整器によれば、前記抵抗器の抵抗値により、それが接続される並列共振回路又は直列共振回路を通過する信号成分の群遅延時間が、この群遅延時間調整器が接続されない場合よりも進むように構成されているため、帯域阻止フィルタを電力分配器や電力合成器の中に設けずとも、遅延線路の遅延時間を短くすることができるようになる。なお、前記抵抗器の抵抗値は、伝送線路のインピーダンスに適合する値とされている。
<第1実施形態>
図1は、本発明の第1実施形態に係る電力増幅装置の構成図である。図10に示した従来の電力増幅装置と同一機能の構成要素については、同一符号を付してある。
この電力増幅装置は、第2の電力分配器3と差分検出器7との間に群遅延時間調整器5が設けられており、第2の電力分配器3および電力合成器9は、図10に示した従来の電力増幅装置と異なり、その内部に帯域阻止フィルタを含むものではなく、通常の方向性結合器(Coaxial Directional Couplers:以下、CDC)を使用する。すなわち、第2の電力分配器3および電力合成器9には時間進み特性がないものとなっている。
本実施形態の群遅延時間調整器5は、容量性素子の一例となるキャパシタC21、C22、C23と、誘導性素子の一例となるインダクタL21、L22、L23とから成る3つの共振回路がπ型に接続されており、π型の各共振回路にFET(Field Effect Transistor) Q21、Q22、Q23が接続されたものである。
π型に接続された共振回路はバンド・リジェクション・フィルタ(帯域阻止フィルタ)として機能する。π型に接続された3つの共振回路は、入力端子INと出力端子OUTとを結ぶ伝送線路に対して直列に接続される1つの並列共振回路と、この並列共振回路を挟む伝送線路上の位置にシャントに接続される2つの直列共振回路とから構成される。
並列共振回路を構成するキャパシタC22及びインダクタL22には、これらの素子に対してFET Q22が並列接続される。2つの直列共振回路を構成するキャパシタC21、C23及びインダクタL21、L23には、これらの素子に対してFET Q21、Q23が直列接続される。
それぞれのFET Q21、Q22、Q23のゲート端子には、図示しない制御回路から、第1制御電圧V1及び第2制御電圧V2が印加されるようになっている。これらの第1制御電圧V1及び第2制御電圧V2によりドレイン−ソース間抵抗の値が決まる。2つの直列共振回路のそれぞれに直列接続されたFET Q21、Q23のゲート端子には、同じ値の第1制御電圧V1が印加される。
ドレイン−ソース間抵抗の値は第1制御電圧V1及び第2制御電圧V2の変化に伴って変化し、共振回路の負荷Qもドレイン−ソース間抵抗に応じて変化するので、群遅延時間を変化させることができる。
すなわち、群遅延時間調整器5による時間進みが「−τ3」の場合、図1に示すように、第1の遅延線路6に必要とされる遅延時間は「τ1−τ3」、第2の遅延線路4に必要とされる遅延時間は「τ2−τ3」となり、遅延線路に必要な遅延時間を短くすることができる。
遅延線路に必要な遅延時間を短くすることは、ケーブルの短縮、装置の小型化に寄与することになる。また、その挿入損失の減少分の出力電力が伸びるため、効率を上げることもできる。
なお、群遅延時間調整器5の時間進み「−τ3」を、副増幅器8の時間遅れ「τ2」と同じ時間となるように調整すれば、遅延線路4に必要な遅延時間はゼロとなるため、遅延線路4を省略することができる。
[変形例1]
本変形例による群遅延時間調整器5は、図3に示すように、キャパシタC31、C32、C33及びインダクタL31、L32、L33から成る3つの共振回路がT型に接続され、さらに、T型の各共振回路にFET Q31、Q32、Q33が接続されて成る。
T型に接続された共振回路は、バンド・リジェクション・フィルタとして機能する。T型に接続された3つの共振回路は、入力端子INと出力端子OUTとを結ぶ伝送線路に対して直列に接続される2つの並列共振回路と、これら2つの並列共振回路の間の伝送線路上にシャントに接続される1つの直列共振回路とを含む。
2つの並列共振回路を構成するキャパシタC31、C33及びインダクタL31、L33には、これらの素子に対してFET Q31、Q33が並列接続される。直列共振回路を構成するキャパシタC32及びインダクタL32には、これらの素子に対してFET Q32が直列接続される。
それぞれのFET Q31、Q32、Q33のゲート端子には、図示しない制御回路から第1制御電圧V1及び第2制御電圧V2が印加されるようになっている。これらの第1制御電圧V1及び第2制御電圧V2によりドレイン−ソース間抵抗の値が決まる。
なお、2つの並列共振回路のそれぞれに並列接続されたFET Q31、Q33のゲート端子には、同じ値の第2制御電圧V2が印加される。
本変形例の群遅延時間調整器5の構成例を図4に示す。
この群遅延時間調整器5は、図2に示す群遅延時間調整器5と同様に、キャパシタC21、C22、C23及びインダクタL21、L22、L23から構成される3つの共振回路がπ型に接続されてバンド・リジェクション・フィルタを形成しており、π型の各共振回路にFET Q21、Q22、Q23が接続されている。
並列共振回路のインダクタL22側には、インダクタL22に対して直列にキャパシタC45が接続されており、直流成分が並列共振回路を通過しないようになっている。また、2つの直列共振回路を構成するキャパシタC21、C23に対して並列にインダクタL44、L45が接続されており、キャパシタC21、C23をバイパスして直流成分が直列共振回路を通過するようになっている。
なお、2つの直列共振回路のそれぞれに直列接続されたFET Q21、Q23のゲート端子には、同じ値の第1制御電圧V1が印加される。
この制御回路は、オペアンプ等の演算増幅器20を有している。入力端子INとバンド・リジェクション・フィルタとの接続端Xは、抵抗R65により電源に接続されており、この接続端Xの電位が演算増幅器20の正入力に入力される。演算増幅器20の負入力には、電源からの電圧(Vcc)が、抵抗R65と同じ抵抗値の抵抗R66と、負荷抵抗R44と同じ抵抗値の抵抗R67により分圧されて入力される。
演算増幅器20が、正入力及び負入力に入力される電位の差を増幅して、第2制御電圧V2として群遅延時間調整器5にフィードバックすれば、正入力及び負入力に入力される電位が等しい点で安定する。このようにして、第2制御電圧V2を制御することができる。
本変形例の群遅延時間調整器5の構成例を図5に示す。
この群遅延時間調整器5は、図3と同様、キャパシタC31、C32、C33及びインダクタL31、L32、L33から構成される3つの共振回路がT型に接続されてバンド・リジェクション・フィルタを形成しており、T型の各共振回路にFETQ31、Q32、Q33が接続されている。
2つの並列共振回路のインダクタL31、L33側には、インダクタL31、L33に対して直列にキャパシタC55、C56が接続されており、直流成分が並列共振回路を通過しないようになっている。また、直列共振回路を構成するキャパシタC32に対して並列にインダクタL55が接続されており、キャパシタC32をバイパスして直流成分が直列共振回路を通過するようになっている。
2つの並列共振回路のそれぞれに並列接続されたFET Q31、Q33のゲート端子には、同じ値の第2制御電圧V2が印加される。
なお、制御回路としては、変形例2と同様に、図6の制御回路を用いることができる。
本変形例の群遅延時間調整器5の構成例を図7に示す。
この群遅延時間調整器5は、キャパシタC71,C72,C73とインダクタL71,L72,L73から構成される3つの共振回路がπ型に接続されてバンド・リジェクション・フィルタを形成しており、π型の各共振回路に抵抗R71,R72,R73が接続されている。
π型に接続された3つの共振回路は、入力端子INと出力端子OUTとを結ぶ伝送線路に対して直列に接続される1つの並列共振回路と、この共振回路を挟む伝送線路上の位置にシャントに接続される2つの直列共振回路とから構成される。
並列共振回路を構成するキャパシタC72及びインダクタL72には、これらの素子に対して抵抗R72が並列接続される。2つの直列共振回路を構成するキャパシタC71,C73及びインダクタL71,L73には、これらの素子に対して抵抗R71,R73が直列接続される。
抵抗R71,R72,R73は、バンド・リジェクション・フィルタに対して負荷として作用し、これらの抵抗値により共振回路の負荷Qが決まり、遅延時間が決定される。この遅延時間は、バンド・リジェクション・フィルタの特性から、この群遅延時間調整器5が挿入されない場合に比べて負方向、即ち時間進みの方向となる。進み時間は、抵抗R71,R72,R73の抵抗値により決定される。このように、上述した群遅延時間調整器5によっても、遅延線路4,6に必要な遅延時間を短くすることができる。
本変形例の群遅延時間調整器5の構成例を図8に示す。
この群遅延時間調整器5は、キャパシタC81,C82,C83とインダクタL81,L82,L83とから構成される3つの共振回路がT型に接続されてバンド・リジェクション・フィルタを形成しており、T型の各共振回路に抵抗R81,R82,R83が接続されている。
T型に接続された3つの共振回路は、入力端子INと出力端子OUTとを結ぶ伝送線路に対して直列に接続される2つの並列共振回路と、この共振回路の間の伝送線路上にシャントに接続される1つの直列共振回路とから構成される。
2つの並列共振回路を構成するキャパシタC81,C83及びインダクタL81,L83には、これらの素子に対して抵抗R81,R83が並列接続される。直列共振回路を構成するキャパシタC82及びインダクタL82にはこれらの素子に対して抵抗R82が直列接続される。
抵抗R81,R82,R83は、バンド・リジェクション・フィルタに対して負荷として作用し、これらの抵抗値により共振回路の負荷Qが決まり、遅延時間が決定される。この遅延時間は、変形例4と同様に、バンド・リジェクション・フィルタの特性から、この群遅延時間調整器5が挿入されない場合に比べて負方向、即ち時間進みの方向となる。進み時間は、抵抗R81,R82,R83の抵抗値により決定される。このように、上述した群遅延時間調整器5によっても、遅延線路4,6に必要な遅延時間を短くすることができる。
次に、図9に基づいて、本発明の第2実施形態に係る電力増幅装置について説明する。図10に示した従来の電力増幅装置と同一機能の構成要素については、同一符号を付してある。
この電力増幅装置には、第2の電力分配器3と差分検出器7との間に群遅延時間調整器5が設けられており、さらに、差分検出器7と副増幅器8との間にも群遅延時間調整器95が設けられている。
なお、第2の電力分配器3および電力合成器9は、第一実施形態と同様に、CDCが使用されており、時間進み特性はない。
すなわち、群遅延時間調整器5の時間進みが「−τ3」、群遅延時間調整器95の時間進みが「−τ4」の場合、図9に示すように、第1の遅延線路6に必要とされる遅延時間は「τ1−τ3」、第2の遅延線路4に必要とされる遅延時間は「τ2−τ3−τ4」となり、遅延線路4,6に必要な遅延時間をさらに小さくすることができる。
また、上述のように、群遅延時間調整器5の時間進み「−τ3」と、群遅延時間調整器95の時間進み「τ4」との合計時間を、副増幅器8の時間遅れ「τ2」と同時間とすることで、第2の遅延線路4を省略することもできる。
2 主増幅器
4,6 遅延線路
5,95 群遅延時間調整器
7 差分検出器
8 副増幅器
9,119 電力合成器
10,100,120 入力端子
11,101,121 出力端子
20 演算増幅器
C21-C23,C31-C33,C44-C46,C54-C57,C71-C73,C81-C83 キャパシタ
L21-L23,L31-L33,L44-L47,L54-L56,L71-L73,L81-L83 インダクタ
Q21-Q23,Q31-Q33 FET
R21-R23,R31-R33,R44,R54,R65-R67,R71-R73,R81-R83 抵抗
V1 第1制御電圧
V2 第2制御電圧
Claims (8)
- 一定の周波数を有する入力信号を二つの線路宛に分配する第1の電力分配手段、この第1の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第1の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第2の電力分配手段、この第2の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する群遅延時間調整器、この群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段により検出した前記差分を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第2の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はT型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、
この可変抵抗器に電圧を供給する電圧入力端子とを有しており、
前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これによりその可変抵抗器が接続される共振回路を通過する信号成分の群遅延時間が変化するように構成されている、
電力増幅装置。 - 一定の周波数を有する入力信号を二つの線路宛に分配する第1の電力分配手段、この第1の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第1の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第2の電力分配手段、この第2の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する第1の群遅延時間調整器、この第1の群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段の出力信号を所定の時間だけ遅延させる第2の群遅延時間調整器、この第2の群遅延時間調整器を通過した前記主増幅器の出力信号を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第2の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記第1の群遅延時間調整器および前記第2の群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はT型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、
この可変抵抗器に電圧を供給する電圧入力端子とを有しており、
前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている、
電力増幅装置。 - 前記複数の共振回路の少なくとも一つは、
それが並列共振回路の場合には前記誘導性素子の経路からの直流成分の伝送を制限する減流素子が接続され、前記共振回路が直列共振回路の場合には前記容量性素子をバイパスして直流成分を伝送させるバイパス素子が接続されていて、当該共振回路を含んで成る前記帯域阻止フィルタが可変減衰器として動作するように構成されている、
請求項1または2記載の電力増幅装置。 - 前記帯域阻止フィルタが所定のインピーダンスを有する伝送線路上に挿入接続されており、
この帯域阻止フィルタに含まれる前記可変抵抗器には、当該可変抵抗器の抵抗値を前記伝送線路のインピーダンスに適合させる値の電圧が供給される、
請求項3記載の電力増幅装置。 - 第1電圧(V1)を出力する第1外部回路と、
第2電圧(V2)を出力する第2外部回路とをさらに備えており、
前記伝送線路には、第1誘導性素子(L47)及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子(R44)を介して接地されている接地端が設けられており、
前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器(Q21,Q23)に対して前記第1外部回路からの前記第1電圧(V1)を供給する第1電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器(Q22)に対して前記第2外部回路からの前記第2電圧(V2)を供給する第2電圧入力端子とを有しており、
前記第2外部回路は、その一端が電源(VCC)に接続されており、その他端が前記伝送線路の所定部位に第2誘導性素子(L46)を介して接続されている第1抵抗素子(R65)と、
前記第1抵抗素子(R65)と同じ抵抗値を持ち、前記電源に一端が接続されている第2抵抗素子(R66)と、
前記負荷抵抗素子(R23)と同じ抵抗値を持ち、その一端が前記第2抵抗素子(R66)の他端に接続されるとともに、その他端が接地された第3抵抗素子(R67)と、
前記第1抵抗素子(R65)の他端と前記第2抵抗素子(R66)の他端の電位差を増幅する増幅器(20)と、を有し、この増幅器(20)の出力を前記第2電圧(V2)として前記第2電圧入力端子に入力するように構成されている、
請求項4記載の電力増幅装置。 - 第1電圧(V1)を出力する第1外部回路と、
第2電圧(V2)を出力する第2外部回路とをさらに備えており、
前記伝送線路には、第1誘導性素子(L56)及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子(R54)を介して接地されている接地端が設けられており、
前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器(Q32)に対して前記第1外部回路からの前記第1電圧(V1)を供給する第1電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器(Q31,33)に対して前記第2外部回路からの前記第2電圧(V2)を供給する第2電圧入力端子とを有しており、
前記第2外部回路は、その一端が電源(VCC)に接続されており、その他端が前記伝送線路の所定部位に第2誘導性素子(L54)を介して接続されている第1抵抗素子(R65)と、
前記第1抵抗素子(R65)と同じ抵抗値を持ち、前記電源に一端が接続されている第2抵抗素子(R66)と、
前記負荷抵抗素子(R54)と同じ抵抗値を持ち、その一端が前記第2抵抗素子(R66)の他端に接続されるとともに、その他端が接地された第3抵抗素子(R67)と、
前記第1抵抗素子(R65)の他端と前記第2抵抗素子(R66)の他端の電位差を増幅する増幅器(20)と、を有し、この増幅器(20)の出力を前記第2電圧(V2)として前記第2電圧入力端子に入力するように構成されている、
請求項4記載の電力増幅装置。 - 前記可変抵抗器はゲート端子に供給される電圧の値に応じて入出力端子間の抵抗値が変化する電界効果トランジスタである、
請求項1ないし6のいずれかの項記載の電力増幅装置。 - 一定の周波数を有する入力信号を二つの線路宛に分配する第1の電力分配手段、この第1の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第1の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第2の電力分配手段、この第2の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する群遅延時間調整器、この群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段により検出した前記差分を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第2の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はT型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続される抵抗器とを有しており、
前記抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記抵抗器の抵抗値により、それが接続される並列共振回路又は直列共振回路を通過する信号成分の群遅延時間が、この群遅延時間調整器が接続されない場合よりも進むように構成されている、
電力増幅装置。
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