JP5157907B2

JP5157907B2 - 等化フィルタ回路

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Inventors: 茂己和田
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Description

本発明は、信号処理回路に関し、特に光ファイバーを用いた光通信や、有線を用いた電気通信、さらには無線通信において、伝送媒体中で生じる信号波形の劣化を補償するための等化フィルタ回路に関する。

各種伝送システムにおいて、伝送媒体の分散や損失によって生じる波形歪みを電気的に補償する技術として、重み付き遅延等化フィルタがよく使用されている。

図１は重み付き遅延等化フィルタの回路の一構成例を示すブロック図である。本回路は、トランバーサルフィルタ（Transversal Filter）、FIR（Finite Impulse Response）デジタルフィルタ、またはフィードフォワードイコライザ（Feed Forward Equalizer）とも呼ばれている。

その回路の一例が、文献“High- Speed Generalized Distributed- Amplifier- Based Transversal- Filter Topology for Optical Communication Systems”（A. Borjak, et al., IEEE Trans. Microwave Theory Tech., vol.45, No.8, pp.1453-1457）に開示されている。

図１に示すように、トランバーサルフィルタは通常、ｎ個（ｎは２以上の整数）の遅延器１１０５と、ｎ個の重み付け回路１１０６とを有する構成である。このトランバーサルフィルタは、入力される信号に対して各遅延器１１０５にて所望の遅延を与え、さらに各重み付け回路１１０６で所望の重み値（フィルタ係数）を与えた後、これらの信号を加算して出力する。このような信号処理を施すことにより、電気信号においては波形歪を直接補正することで、また、光通信においては光分散波形をフォトダイオード等により一旦光電変換した後に補正することで、波形等化を実現している。

図２はトランバーサルフィルタの回路例を示すブロック図である。回路の一例が、“Differential 4-tap and 7-tap Transverse Filters in SiGe for 10Gb/s Multimode Fiber Optic Equalization”（International Solid- State Circuit Conference(ISSCC) 2003の予稿集Paper 10.4）に開示されている。この文献に記載されているように、この回路は、上記機能を実現するため、分布型の回路構成を利用した、次のような構成である。

この回路では、入出力端子に縦続接続した５０オーム整合の伝送線路を「遅延器４０７」とし、また各増幅段に当たる部分にフィルタ係数設定のための利得調整端子付きの増幅器を設けてこれを「重み付け回路４０８」とし、さらに出力側の遅延器４０９に接続された５０オームの負荷抵抗を「加算器」とすることでトランバーサルフィルタを形成している。この回路構成により、入力信号波形に遅延と重み値を与え、所望の波形等化を行っている。

上述したように、等化フィルタ回路の一例であるトランバーサルフィルタ回路では、所望の等化機能を実現するため、分布型増幅器構成を利用し、伝送線路を「遅延器」とし、また各増幅段に利得調整端子を設けてこれを「利得重み付け増幅器」として、フィルタを形成するのが一般的である。この回路構成により、入力信号波形に遅延と重み成分を与え、波形等化を行っている。トランバーサルフィルタの元となる分布型増幅器では、通常、並列接続した各アンプ段の入力、出力負荷とインピーダンス整合を取るように伝送線路の線路長を最適化し、各増幅段の動作点で最大の利得・帯域幅積が実現できるように回路を構成する。

しかしながらトランバーサルフィルタでは、上記伝送線路を遅延器として用いるため、線路長は設定する遅延時間によって決まってしまう。このため、線路長を最適化し、インピーダンス整合をとる上記回路構成を採用することはできないという問題があった。

さらに、トランバーサルフィルタの利得重み付け増幅器では、各重み付けの係数が任意に設定されるため、係数設定値によって各重み付け回路の出力負荷が変化し、部分的に遅延器の遅延時間が変化する、また該当伝送線路のインピーダンスが部分的により不整合となる、という問題があった。つまり、重み付け回路の係数を変更すると、遅延器の設定時間および周波数特性も変化し、高精度な補償制御が困難になるという課題があり、動的な変動への追従補償、適応等化が非常に困難な状況となっていた。

本発明は、上述の技術が有する問題点を解決するためになされたものであり、重み付け回路の係数設定を任意に行った場合でも、重み付け回路の出力特性、遅延器の遅延特性の変動を抑制し、安定かつ高精度な波形劣化補償を行うことが可能な等化フィルタ回路を提供することを目的とする。

本発明の等化フィルタ回路は、入力端子に複数の第１の遅延器が縦続接続された第１の伝送線路と、出力端子に複数の第２の遅延器が縦続接続された第２の伝送線路と、第１の伝送線路と第２の伝送線路との間に並列接続され、入力端子が第１の伝送線路に接続され、出力端子が第２の伝送線路に接続され、係数設定により利得調整可能な複数の重み付け回路と、重み付け回路の出力特性の変動を補正するための、少なくとも１以上の重み付け回路の出力端子側に設けられた可変調整回路と、を有し、隣り合う第１の遅延器の間の第１の伝送線路に複数の重み付け回路のうち１つの重み付け回路の入力端子が接続され、隣り合う第２の遅延器の間の第２の伝送線路に複数の重み付け回路のうち１つの重み付け回路の出力端子が接続されている構成である。

本発明では、係数設定により少なくとも１つの重み付け回路の出力特性の変動に対して、可変調整回路で補正される。出力特性が補正された重み付け回路を含む複数の重み付け回路の出力特性が加算されると、全体としての変動がより抑制されたものになる。

本発明によれば、重み付け回路の増幅器の係数を変化させた場合に発生する増幅器の出力負荷の変動に対してキャンセルさせる動作を可変調整回路に行わせることで、遅延器の遅延時間の変動やインピーダンスの不整合を抑えることができる。その結果、高精度かつ安定な波形劣化の補償制御が実現でき、動的な波形劣化に追従した適応等化がより容易になる。

図１は等化フィルタ回路の一構成例を示すブロック図である。図２はトランバーサルフィルタの回路例を示すブロック図である。図３は本実施形態の等化フィルタの一構成例を示すブロック図である。図４は本実施形態の等化フィルタ回路の他の構成例を示すブロック図である。図５は実施例１の等化フィルタ回路の構成を示すブロック図である。図６は実施例１における重み付け回路および可変調整回路の一構成例を示す回路図である。図７Ａは重み係数設定回路および可変調整回路の一構成例を示す回路図である。図７Ｂは重み係数設定回路および可変調整回路の一構成例を示す回路図である。図８Ａは図２に示したトランバーサルフィルタの出力応答を示す図である。図８Ｂは図２に示したトランバーサルフィルタの出力応答を示す図である。図９Ａは実施例１の等化フィルタ回路の出力応答を示す図である。図９Ｂは実施例１の等化フィルタ回路の出力応答を示す図である。図１０は実施例２の等化フィルタ回路の構成を示すブロック図である。図１１は実施例２における重み付け回路および可変調整回路の一構成例を示す回路図である。図１２は実施例２の等化フィルタ回路による歪み波形の補償結果を示す図である。図１３は関連するトランバーサルフィルタによる歪み波形の補償結果を示す図である。図１４は実施例３の等化フィルタ回路の構成を示すブロック図である。

符号の説明

１０１フィルタ入力端子
１０２フィルタ出力端子
１０４ａ〜１０４ｅ遅延器
１０５ａ〜１０５ｅ重み付け回路
１０６係数設定端子
１０７ａ〜１０７ｅ遅延器

本実施形態の等化フィルタ回路の構成を説明する。図３は本実施形態の等化フィルタ回路の一構成例を示すブロック図である。

図３に示すように、本実施形態の等化フィルタ回路は、フィルタ入力端子１０１に縦続接続された複数の遅延器１０４ａ〜１０４ｅと、利得調整可能な複数の重み付け回路１０５ａ〜１０５ｅと、フィルタ出力端子１０２に縦続接続された複数の遅延器１０７ａ〜１０７ｅとを有する。また、重み付け回路１０５ａ、１０５ｂ、１０５ｄ、１０５ｅのそれぞれの出力部に、可変調整回路１０８ａ、１０８ｂ、１０８ｄ、１０８ｅのそれぞれが接続されている。各可変調整回路は可変容量素子を含む構成である。

重み付け回路１０５ａ〜１０５ｅのそれぞれには係数設定をするための係数設定端子１０６が設けられている。フィルタ入力端子１０１に入力負荷１０３が接続され、フィルタ出力端子１０２に出力負荷１００３が接続されている。また、遅延器１０４ｅは整合のための負荷１２０を介してグランドと接続され、遅延器１０７ｅは出力負荷抵抗１２１を介してグランドと接続されている。

なお、ここでは、遅延器、重み付け回路および遅延器を５組設けているが、その組数は５つに限られない。また、重み付け回路を「タップ（ｔａｐ）」とも称する。フィルタ入力端子１０１から整合のための負荷１２０までの線路を第１の伝送線路と称し、フィルタ出力端子１０２から出力負荷抵抗１２１までの線路を第２の伝送線路と称する。

本実施形態では、重み付け回路１０５ａ〜１０５ｅの各係数設定端子１０６からの入力により、重み付け回路１０５ｃの増幅器の増幅度が他の重み付け回路の増幅器に比べて大きく設定されており、それに伴って変動幅も大きい。上述したように、重み付け回路１０５ｃを除いた４つの重み付け回路の出力部に可変調整回路を設けることで、全ての重み付け回路１０５ａ〜１０５ｅの増幅器の出力負荷が同等に近づくように各可変調整回路の容量が調整されている。

本実施形態の等化フィルタ回路では、複数の重み付け回路のうち少なくともいずれかの出力部に可変容量素子を含む可変調整回路が設けられている。そのため、任意の係数設定により重み付け回路の出力負荷の変動に対して、その変動をキャンセルするように容量を調整することが可能である。したがって、重み付け回路の係数を変更した場合にも、可変調整回路の容量を調整することで、安定した出力特性および遅延特性を得ることができ、等化フィルタ回路として安定かつ高精度な補償特性を実現できる。

また、図３に示す等化フィルタ回路では、変動の大きい重み付け回路を除く重み付け回路の出力部に可変調整回路を設けているが、係数設定の差により変動の大きい重み付け回路の出力部にのみ可変調整回路を接続し、出力負荷を調整してもよい。この場合、回路規模の縮小と調整の容易さを同時に実現できる。

図４は本実施形態の等化フィルタ回路の他の構成例を示すブロック図である。

図４に示す構成では、図３に示した等化フィルタの重み付け回路１０５ｃの出力部にも可変調整回路１０８ｃが設けられている。そのため、各重み付け回路の出力部に可変調整回路が設けられていることになる。この場合、回路規模の増加や可変調整数の増加があるものの、可変調整回路の調整可能範囲がより広がるという効果がある。
以下に、本実施形態の等化フィルタ回路の実施例を説明する。

本実施例は、重み付け回路の係数変更に対応して可変調整回路が回路動作により出力負荷を調整するものである。

本実施例の等化フィルタ回路の構成を説明する。なお、図３で説明した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図５は本実施例の等化フィルタ回路の構成を示すブロック図である。

図５に示すように、本実施例の等化フィルタ回路は、フィルタ入力端子１０１に縦続接続された複数の遅延器１０４ａ〜１０４ｅと、利得調整可能な複数の重み付け回路２０５ａ〜２０５ｅと、フィルタ出力端子１０２に縦続接続された複数の遅延器１０７ａ〜１０７ｅとを有する。また、重み付け回路２０５ａ〜２０５ｅのそれぞれの出力部に、可変容量素子となるバラクタ素子を含む可変調整回路２０８ａ〜２０８ｅのそれぞれが接続されている。各重み付け回路には係数設定端子２０６が設けられている。

図６は重み付け回路および可変調整回路の一構成例を示す回路図であり、図５の破線で囲む部分の回路に相当する。ここでは、重み付け回路および可変調整回路を代表して、重み付け回路２０５ａと可変調整回路２０８ａの場合で説明する。

図６に示すように、重み付け回路２０５ａは、エミッタフォロワ３０７と、縦積みの差動回路３０８，３０９と、重み係数設定回路２０９とを有する構成である。可変調整回路２０８ａは、バラクタ素子３０３と、調整制御回路２１０とを有する。入力端子３０１はフィルタ入力端子１０１側の伝送線路に接続され、出力端子３０２はフィルタ出力端子１０２側の伝送線路に接続されている。

図５に示した係数設定端子２０６は、図６に示す第１の重み付け係数端子３０５および第２の重み付け係数端子３０６に相当する。第２の重み付け係数端子３０６から入力される係数値に対して、次のようにして重み係数設定回路２０９が増幅器の利得を調整し、かつ、調整制御回路２１０が重み付け回路の出力特性に対して補正し出力負荷を調整するように、重み係数設定回路２０９および調整制御回路２１０が予め設定されている。係数値により重み係数設定回路２０９が増幅器の利得を増加させる場合、調整制御回路２１０はバラクタ素子３０３を調整し、重み付け回路の出力負荷を小さくする。一方、係数値により重み係数設定回路２０９が増幅器の利得を減少させる場合、調整制御回路２１０はバラクタ素子３０３を調整し、重み付け回路の出力負荷を大きくする。

図７Ａは重み係数設定回路２０９の一構成例を示す回路図である。図７Ｂは調整制御回路２１０を含む可変調整回路２０８ａの一構成例を示す回路図である。図７Ａに示す入力端子２０９１は第２の重み付け係数端子３０６側に接続されている。図７Ｂに示す入力端子２０８１が重み係数設定回路２０９の入力端子２０９１に接続されている。また、図７Ｂに示す電源端子２０８３が図６に示した電源端子３０４に接続されている。

このようにして、重み付け回路の増幅器の係数を変化させた場合に発生する増幅器の出力負荷の変動をキャンセルさせる動作を可変調整回路に行わせることで、遅延器の遅延時間の変動やインピーダンスの不整合を抑えることができるという顕著な効果が得られた。その結果、高精度かつ安定な波形劣化の補償制御が実現でき、動的な波形劣化に追従した適応等化が極めて容易となった。

次に、本実施例の等化フィルタ回路の効果を、関連する等化フィルタ回路と比較して説明する。はじめに、図２で説明した、関連する等化フィルタ回路の実験結果を説明する。

図８Ａおよび図８Ｂは、図２に示した、関連する等化フィルタ回路における、任意の係数値でのパルス波形入力の応答出力波形を示すグラフである。横軸は時間で、縦軸は振幅である。図８Ａおよび図８Ｂに示すグラフは、フィルタ入力端子側に近い方の１番目から３番目までの重み付け回路の応答出力波形を示す。なお、この図８Ａおよび図８Ｂに示す測定では、各重み付け回路間の遅延器の遅延時間を入力パルス波形のパルス幅時間の1/4とした。

図８Ａは任意に決めた値による係数設定での各重み付け回路を経由したパルス応答波形を示す。図８Ａに示すグラフを見てわかるように、遅延器で設定された伝送線路特性と重み付け回路の出力特性とが整合できないため、応答波形に大きなリンギングが現れている。

図８Ｂは、図８Ａに示した場合と異なる値による係数設定でのパルス応答波形を示すグラフである。図８Ｂのグラフに示すように、重み付け回路の出力特性の変動により、その応答波形がより乱れてしまい、波形のレスポンス、各波形の遅延時間、リンギング特性の何れにも、図８Ａの場合の設定とは大きく異なる波形劣化が生じてしまっている。このことは、重み付け回路の係数設定の選び方により、波形の補償結果が大きく変動することを意味している。したがって、係数設定を行うときや、動的な波形歪みを補償する場合に必要となる係数更新は、高精度かつ安定した補償動作を大きく妨げる主因となることがわかる。

続いて、本実施例の等化フィルタ回路の実験結果を説明する。

図９Ａおよび図９Ｂは本実施例の等化フィルタ回路における、任意の係数値でのパルス波形入力の応答出力波形を示すグラフである。図９Ａおよび図９Ｂに示すグラフは、フィルタ入力端子側に近い方の１番目から３番目までの重み付け回路の応答出力波形を示す。また、図９Ａおよび図９Ｂに示す測定でも、遅延器の遅延時間を、図８Ａおよび図８Ｂの場合と同様に、パルス幅の1/4としている。

図９Ａは図８Ａの場合と同等の係数設定での各重み付け回路を経由したパルス応答波形を示す。図９Ａのグラフでは、図８Ａに示したグラフと比較して、リンギングが十分抑制された応答波形が実現できていることがわかる。これは、遅延器で設定された伝送線路特性と重み付け回路の出力特性との不整合を可変調整回路が補正しているためと考えられる。

図９Ｂは、図９Ａに示した場合と異なる値による係数設定でのパルス応答波形を示すグラフである。図９Ｂのグラフに示すように、重み付け回路の出力特性の変動が発生するにも関わらず、その応答波形は非常に安定している。波形のレスポンス、各波形の遅延時間、リンギング特性の何れをとっても、図２に示したような回路で発生する大きな波形劣化が顕著に改善される結果となった。

このように、本実施例の等価フィルタ回路によれば、遅延器の遅延時間の変動やインピーダンスの不整合を抑えることができるという顕著な効果が得られる。したがって、高精度かつ安定な波形劣化の補償制御が可能となり、動的な波形劣化に追従した適応等化も容易となるという効果を得ることができた。

なお、本実施例では、全ての重み付け回路の出力部に可変調整回路を設けているが、係数設定の差により変動の大きい重み付け回路の出力部にのみ可変調整回路を設けてもよい。

本実施例は遅延器に含まれる容量素子を可変調整回路の構成の一部とするものである。

図１０は本実施例の等化フィルタ回路の構成を示すブロック図である。

図１０に示すように、本実施例の等化フィルタ回路は、フィルタ入力端子１０１に縦続接続された複数の遅延器１０４ａ〜１０４ｅと、利得調整可能な複数の重み付け回路７０５ａ〜７０５ｅと、フィルタ出力端子１０２に縦続接続された複数の遅延器７０７ａ〜７０７ｄとを有する。各重み付け回路には係数設定端子７０６が設けられている。

遅延器７０７ａ〜７０７ｄのそれぞれは、インダクタ素子としてスパイラルインダクタと、可変容量素子としてバラクタ素子とを含む構成である。このバラクタ素子を含む可変調整回路７０８ａ〜７０８ｅのそれぞれが重み付け回路７０５ａ〜７０５ｅのそれぞれの出力部に接続されている。このように、本実施例では、遅延器の容量素子が可変調整回路の構成の一部になっている。

図１１は重み付け回路および可変調整回路の一構成例を示す回路図である。ここでは、重み付け回路および可変調整回路を代表して、重み付け回路７０５ａと可変調整回路７０８ａの場合で説明する。

図１１に示すように、重み付け回路７０５ａは、エミッタフォロワ３０７と、縦積みの差動回路３０８，３０９とを有する構成である。可変調整回路７０８ａは、バラクタ素子３０３を有する。入力端子３０１はフィルタ入力端子１０１側の伝送線路に接続され、出力端子３０２はフィルタ出力端子１０２側の伝送線路に接続されている。

図１０に示した係数設定端子７０６は、図１１に示す第１の重み付け係数端子８０１および第２の重み付け係数端子８０２に相当する。第２の重み付け係数端子８０２から入力される係数値に対して、次のようにして増幅器の利得を調整し、可変調整回路７０８ａが重み付け回路の出力負荷を調整する。入力される係数値が増幅器の利得を増加させるものであると、バラクタ素子３０３が調整され、重み付け回路の出力負荷が小さくなる。一方、入力される係数値が増幅器の利得を減少させるものであると、バラクタ素子３０３が調整され、重み付け回路の出力負荷が大きくなる。

本実施例では、遅延器の構成の一部である容量性素子の容量値を調整するための可変調整回路が設けられている。また、可変調整回路は、重み付け増幅器の係数変更に対応してその変動を抑制するように重み付け回路の出力負荷を調整する。そのため、重み付け回路の増幅器の係数を変化させた場合に発生する増幅器の出力負荷の変動をキャンセルさせる動作を可変調整回路に行わせることで、遅延器の遅延時間の変動やインピーダンスの不整合を抑えることができるという顕著な効果が得られた。その結果、高精度かつ安定な波形劣化の補償制御が実現でき、動的な波形劣化に追従した適応等化が極めて容易となった。

次に、本実施例の等化フィルタ回路の効果を説明する。

図１２は本実施例の等化フィルタ回路を用いて、歪により劣化した波形を補償した結果を示すグラフである。図１３は、関連する回路の構成による波形補償の結果を示すグラフである。横軸は時間で、縦軸は規格化振幅である。この２つのグラフの補償の結果からわかるように、本実施例の等価フィルタ回路により、より広い範囲に渡って高精度かつ安定な補償が実現できた。これにより、劣化した波形をエラーフリーとできる補償可能な歪み範囲が１５％以上増大させることができた。

図１４は本実施例の等化フィルタ回路の構成を示すブロック図である。

図１４に示すように、本実施例の等化フィルタ回路は、フィルタ入力端子１０１に縦続接続された複数の遅延器１０４ａ〜１０４ｅと、利得調整可能な複数の重み付け回路７０５ａ〜７０５ｅと、フィルタ出力端子１０２に縦続接続された複数の遅延器１０７ａ〜１０７ｅとを有する。また、重み付け回路７０５ａ〜７０５ｅのそれぞれの出力部に、バラクタ素子を含む可変調整回路７０８ａ〜７０８ｅのそれぞれが接続されている。各重み付け回路には係数設定端子７０６が設けられている。

なお、重み付け回路７０５ａ〜７０５ｅおよび可変調整回路７０８ａ〜７０８ｅの構成は図１１で説明した構成と同様であるため、ここではその詳細な説明を省略する。また、本実施例では、図１４に示すようにタップが５つの場合とする。

本実施例の等化フィルタ回路では、重み付け回路の増幅器の係数設定端子７０６から入力する係数値を次のように設定する。並列接続した重み付け回路の中心部分に対して対称となるように重み付け回路の係数値を設定する。すなわち入力側から見て最初に位置している第１の重み付け回路７０５ａと最後に位置している第５の重み付け回路７０５ｅの２つの係数値を同等にし、さらに第２の重み付け回路７０５ｂと第４の重み付け回路７０５ｄの２つの係数値を同等にする。

このように係数値を設定することにより、伝送媒体の周波数帯域制限による波形劣化に対して、本実施例の等価フィルタ回路は波形劣化の補償をすることが可能である。このとき、各重み付け回路の出力部に接続された複数の可変調整回路も、その補正量が真中の重み付け回路７０５ｃを中心にして対称になるように、各可変調整回路が重み付け回路に設定された係数値に対応して重み付け回路の出力負荷を制御する。

本実施例では、上述のような制御を行うことで、重み付け増幅器の係数を変化させた場合に発生する増幅器の出力負荷の変動をキャンセルさせる動作が可能となる。これにより遅延器の遅延時間の変動やインピーダンスの不整合を抑えることができるという顕著な効果が得られた。さらに、可変調整回路の設定がより簡素化され、設定がきわめて容易になった。本実施例の等価フィルタ回路により、劣化した波形をエラーフリーとできる補償可能な歪み範囲が１０％以上増大させることができるとともに、係数設定にかかる時間も２０％以上削減することができた。

なお、本実施例では、図１１に示した可変調整回路の場合で説明したが、図４で説明した等化フィルタ回路に適用してもよい。また、遅延器１０７ａ〜１０７ｅの代わりに実施例２の遅延器７０７ａ〜７０７ｅを用いてもよい。

以上述べた実施例では、バイポーラトランジスタを用いたエミッタフォロワ回路、排他的論理和回路、差動増幅器、増幅器で説明したが、その他半導体デバイス、例えば電界効果トランジスタ、ＭＯＳトランジスタを用い、ソースフォロワ回路、排他的論理和回路、差動増幅器、増幅器、コンプリメンタリ回路などとして、同様の回路構成をとっても構わない。

また、記載した実施例では、入出力が単相信号である場合の回路構成を主に示したが、入出力が差動信号で場合も、入出力端子を２系統用意することで差動信号に対応した回路構成とすることが容易にできる。

さらに、本発明を実施例に即して説明したが、本発明は上記実施例の構成に限定されるものではなく、特許請求の各請求項の発明の範囲で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

この出願は、２００６年８月３１日に出願された日本出願の特願２００６−２３５５２０の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。

Claims

入力端子に複数の第１の遅延器が縦続接続された第１の伝送線路と、
出力端子に複数の第２の遅延器が縦続接続された第２の伝送線路と、
前記第１の伝送線路と前記第２の伝送線路との間に並列接続され、入力端子が該第１の伝送線路に接続され、出力端子が該第２の伝送線路に接続され、係数設定により利得調整可能な複数の重み付け回路と、
前記重み付け回路の出力特性の変動を補正するための、少なくとも１以上の前記重み付け回路の前記出力端子側に設けられた可変調整回路と、
を有し、
隣り合う前記第１の遅延器の間の前記第１の伝送線路に、前記複数の重み付け回路のうち１つの重み付け回路の前記入力端子が接続され、
隣り合う前記第２の遅延器の間の前記第２の伝送線路に、前記複数の重み付け回路のうち１つの重み付け回路の前記出力端子が接続されている、等化フィルタ回路。
前記可変調整回路は前記重み付け回路の前記出力端子側に独立して設けられている請求項１に記載の等化フィルタ回路。
前記可変調整回路は、前記重み付け回路に係数設定される係数値が入力され、該係数値に対応して前記重み付け回路の出力特性に対する補正量を調整する請求項１に記載の等化フィルタ回路。
前記可変調整回路は、前記係数値が前記重み付け回路の利得を増大させる場合、前記重み付け回路の出力負荷を減少し、前記係数値が前記重み付け回路の利得を減少させる場合、前記出力負荷を増大する請求項３記載の等化フィルタ回路。
前記可変調整回路は可変容量素子を含む構成である請求項１から４のいずれか１項記載の等化フィルタ回路。
前記第２の遅延器がインダクタ素子および前記可変容量素子を含む構成である請求項５記載の等化フィルタ回路。
前記複数の重み付け回路のそれぞれに前記可変調整回路が設けられ、
複数の前記可変調整回路の前記重み付け回路の出力特性に対する補正量が、前記複数の重み付け回路の列の真中の重み付け回路を中心にして対称に同等の値である請求項１から６のいずれか１項記載の等化フィルタ回路。