JP3111554B2 - 進行波型増幅回路 - Google Patents
進行波型増幅回路Info
- Publication number
- JP3111554B2 JP3111554B2 JP03298647A JP29864791A JP3111554B2 JP 3111554 B2 JP3111554 B2 JP 3111554B2 JP 03298647 A JP03298647 A JP 03298647A JP 29864791 A JP29864791 A JP 29864791A JP 3111554 B2 JP3111554 B2 JP 3111554B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- transmission
- connection point
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
回路に関するものである。
電話,マイクロ波計測等技術の進展に伴い、超高周波高
出力広帯域増幅回路が必要になっている。このため、半
絶縁性GaAs基板上に構成された各種接続型及び進行
波型モノシリック・マイクロ波集積回路(MMIC)増
幅器の研究開発が各所に活発に行われている。特に優れ
た高周波及び広帯域特性を併せ持つ進行波型増幅回路の
研究開発が盛んに行われている。
の従来の進行波型増幅回路を示したものである。図5に
示すように、従来の進行波型増幅回路は、5本の伝送線
路1を直列に接続し、且つ一端から信号入力端子2を導
出していると共に、他端を所定のインピーダンスの終端
回路3に接続している入力伝送回路と、5本の伝送線路
11を直列に接続し、且つ一端を所定のインピーダンス
の終端回路12に接続していると共に、他端から信号出
力端子13を導出している出力伝送回路と、ソース端子
5を共にアース端子に接続し、且つゲート端子6を入力
伝送回路の隣合う伝送線路間の接続中点66にそれぞれ
接続し、更に、ドレイン端子7を出力伝送回路の隣合う
伝送線路間の接続中点77にそれぞれ接続している4個
のGaAsFET8から構成されていた。
の潜在利得及び広帯域特性を引き出すために、入力伝送
線路単位セグメント当たりのインダクタンスLG を数1
に示す様に設定する必要がある。
ダクタンス CGS : 1個のGaAsFETのゲート・ソース間容
量 ZIN : 入力伝送線路の特性インピーダンス である。
いて、数1に示したインダクタンスを設定するために
は、各々のGaAsFETのゲート・ソース間容量CGS
が同等の値を有することを前提としていた。つまり、
容量 CGS2 : 2個目のGaAsFETのゲート・ソース間
容量 CGSN : N個目のGaAsFETのゲート・ソース間
容量 である。
その潜在利得及び広帯域特性を引き出すために、出力伝
送線路単位セグメント当たりのインダクタンスLD を数
3に示す様に設定する必要がある。
ダクタンス CDS : 1個のGaAsFETのゲート・ソース間容
量 ZOUT : 出力伝送線路の特性インピーダンス である。
いて、数3に示したインダクタンスを設定するために
は、各々のGaAsFETのゲート・ソース間容量CDS
が同等の値を有することを前提としていた。つまり、
容量 CDS2 : 2個目のGaAsFETのゲート・ソース間
容量 CDSN : N個目のGaAsFETのゲート・ソース間
容量 である。
イス特性のバラツキの影響を無くし、最大利得点及び最
広帯域点で動作する進行波型増幅回路を提供することに
ある。
続されている(N+1)個(但し、Nは自然数)の伝送
線路LI1 ,LI2 ,・・・,LI(N+1) を有し、且つ
上記伝送線路LI1 側の一端から信号入力端子を導出し
ていると共に、前記伝送線路LI(N+1)側の他端を所定
のインピーダンスの第1の終端回路に接続している入力
伝送回路と、直列に接続されている(N+1)個の伝送
線路LO1 ,LO2 ,・・・,LO(N+1) を有し、且つ
前記伝送線路LO1 側の一端を所定のインピーダンスの
第2の終端回路に接続していると共に、前記伝送線路L
O(N+1) 側の他端から信号出力端子を導出している出力
伝送回路と、ソース端子を共にアース端子に接続し、且
つドレイン端子を前記出力伝送回路の伝送線路LO1 及
びLO2 間の接続中点、LO2 及びLO3 間の接続中
点、・・・、LON 及びLO(N+1) 間の接続中点にそれ
ぞれ接続しているN個のGaAsFET Q1 ,Q2 ,
・・・,QN とを有する進行波型増幅回路において、前
記GaAs FETQ1 ,Q2 ,・・・,QN のゲート
端子と、前記入力伝送回路の伝送線路LI1 及びLI2
間の接続中点と、LI2 及びLI3 間の接続中点と、・
・・、LIN 及びLI(N+1) 間の接続中点との間にN個
のバラクタダイオードD1 ,D2 ,・・・,DN をそれ
ぞれ設けたことを特徴とする。
+1)個(但し、Nは自然数)の伝送線路LI1 ,LI
2 ,・・・,LI(N+1) を有し、且つ上記伝送線路LI
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路LI(N+1) 側の他端を所定のインピーダンス
の第1の終端回路に接続している入力伝送回路と、直列
に接続されている(N+1)個の伝送線路LO1 ,LO
2 ,・・・,LO(N+1) を有し、且つ前記伝送線路LO
1 側の一端を所定のインピーダンスの第2の終端回路に
接続していると共に、前記伝送線路LO(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路LI1 及びLI2 間の接続中
点、LI2 及びLI3 間の接続中点、・・・、LIN 及
びLI(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路LO1 及びL
O2 間の接続中点、LO2 及びLO3 間の接続中点、・
・・、LON 及びLO(N+1) 間の接続中点にそれぞれ接
続しているN個のGaAsFET Q1 ,Q2 ,・・
・,QNとを有する進行波型増幅回路において、前記入
力伝送回路の伝送線路LI1 及びLI2 間の接続中点
と、LI2 及びLI3 間の接続中点と、・・・、LIN
及びLI(N+1)間の接続中点と、アース端子との間にN
個のバラクタダイオードD1 ,D2 ,・・・,DN をそ
れぞれ設けたことを特徴とする。
+1)個(但し、Nは自然数)の伝送線路LI1 ,LI
2 ,・・・,LI(N+1) を有し、且つ上記伝送線路LI
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路LI(N+1) 側の他端を所定のインピーダンス
の第1の終端回路に接続している入力伝送回路と、直列
に接続されている(N+1)個の伝送線路LO1 ,LO
2 ,・・・,LO(N+1) を有し、且つ前記伝送線路LO
1 側の一端を所定のインピーダンスの第2の終端回路に
接続していると共に、前記伝送線路LO(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路LI1 及びLI2 間の接続中
点、LI2 及びLI3 間の接続中点、・・・、LIN 及
びLI(N+1) 間の接続中点にそれぞれ接続しているN個
のGaAsFET Q1 ,Q2 ,・・・,QN とを有す
る進行波型増幅回路において、前記GaAsFET Q
1 ,Q2 ,・・・,QN のドレイン端子と、前記出力伝
送回路の伝送線路LO1 及びLO2 間の接続中点と、L
O2 及びLO3 間の接続中点と、・・・、LON 及びL
O(N+1) 間の接続中点との間にN個のバラクタダイオー
ドD1 ,D2 ,・・・,DN をそれぞれ設けたことを特
徴とする。
+1)個(但し、Nは自然数)の伝送線路LI1 ,LI
2 ,・・・,LI(N+1) を有し、且つ上記伝送線路LI
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路LI(N+1) 側の他端を所定のインピーダンス
の第1の終端回路に接続している入力伝送回路と、直列
に接続されている(N+1)個の伝送線路LO1 ,LO
2 ,・・・,LO(N+1) を有し、且つ前記伝送線路LO
1 側の一端を所定のインピーダンスの第2の終端回路に
接続していると共に、前記伝送線路LO(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路LI1 及びLI2 間の接続中
点、LI2 及びLI3 間の接続中点、・・・、LIN 及
びLI(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路LO1 及びL
O2 間の接続中点、LO2 及びLO3 間の接続中点、・
・・、LON 及びLO(N+1) 間の接続中点にそれぞれ接
続しているN個のGaAsFET Q1 ,Q2 ,・・
・,QNとを有する進行波型増幅回路において、前記出
力伝送回路の伝送線路LO1 及びLO2 間の接続中点
と、LO2 及びLO3 間の接続中点と、・・・、LON
及びLO(N+1)間の接続中点と、アース端子との間にN
個のバラクタダイオードD1 ,D2 ,・・・,DN をそ
れぞれ設けたことを特徴とする。
々のGaAsFETのゲート端子と入力伝送回路の隣合
う伝送線路間の接続中点との間にバラクタダイオードを
直列に備えている。従って、入力伝送線路の単位セグメ
ント当たりのキャパシタンスがGaAsFETのゲート
・ソース間容量及びバラクタダイオードの容量の直列接
続によって決定される。このために、デバイス特性にバ
ラツキがあった場合、各々のバラクタダイオードのバイ
アス電圧を自由に変えることによってその容量を変化さ
せ、各々の入力伝送線路の単位セグメント当たりのキャ
パシタンスを同等の値に保つことができる。
は、各々のGaAsFETのゲート端子と接地端子との
間にバラクタダイオードを備えている。従って、入力伝
送線路の単位セグメント当たりのキャパシタンスがGa
AsFETのゲート・ソース間容量及びバラクタダイオ
ードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の入力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
は、各々のGaAsFETのドレイン端子と出力伝送回
路の隣合う伝送線路間の接続中点との間にバラクタダイ
オードを直列に備えている。従って、出力伝送線路の単
位セグメント当たりのキャパシタンスがGaAsFET
のドレイン・ソース間容量及びバラクタダイオードの容
量の直列接続によって決定される。このために、デバイ
ス特性にバラツキがあった場合、各々のバラクタダイオ
ードのバイアス電圧を自由に変えることによってその容
量を変化させ、各々の出力伝送線路の単位セグメント当
たりのキャパシタンスを同等の値に保つことができる。
は、各々のGaAsFETのドレイン端子と接地端子と
の間にバラクタダイオードを備えている。従って、出力
伝送線路の単位セグメント当たりのキャパシタンスがG
aAsFETのゲート・ソース間容量及びバラクタダイ
オードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の出力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
型増幅回路を示した図である。図1に示すように、本発
明の進行波型増幅回路は、5本の伝送線路1を直列に接
続し、且つ一端から信号入力端子2を導出していると共
に、他端を所定のインピーダンスの終端回路3に接続し
ている入力伝送回路と、5本の伝送線路11を直列に接
続し、且つ一端を所定のインピーダンスの終端回路12
に接続していると共に、他端から信号出力端子13を導
出している出力伝送回路と、ソース端子5を共にアース
端子に接続し、且つゲート端子6と入力伝送回路の隣合
う伝送線路間の接続中点66との間にバラクタダイオー
ド33を直列に接続し、更に、ドレイン端子7を出力伝
送回路の隣合う伝送線路間の接続中点77にそれぞれ接
続している4個のGaAsFET8から構成されてい
る。
力伝送線路の単位セグメント当たりのキャパシタンスC
I がGaAsFETのゲート・ソース間容量CGS及びバ
ラクタダイオードの容量CV の直列接続によって数5の
ように決定される。
のインダクタンスLG が数6の様になる。
GaAsFETのゲート・ソース間容量CGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧VD を適当に変えることによって、その容量CV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスCI が同等の値になるようにする。
波型増幅回路を示した図である。図2に示すように、本
発明の進行波型増幅回路は、5本の伝送線路1を直列に
接続し、且つ一端から信号入力端子2を導出していると
共に、他端を所定のインピーダンスの終端回路3に接続
している入力伝送回路と、5本の伝送線路11を直列に
接続し、且つ一端を所定のインピーダンスの終端回路1
2に接続していると共に、他端から信号出力端子13を
導出している出力伝送回路と、ソース端子5を共にアー
ス端子に接続し、且つゲート端子6と入力伝送回路の隣
合う伝送線路間の接続中点66に接続し、更に、ドレイ
ン端子7を出力伝送回路の隣合う伝送線路間の接続中点
77にそれぞれ接続している4個のGaAsFET8
と、入力伝送回路の隣合う伝送線路間の接続中点66と
アース端子99との間に設けられている4個のバラクタ
ダイオード33から構成されている本発明の進行波型増
幅回路においては、入力伝送線路の単位セグメント当た
りのキャパシタンスCI がGaAsFETのゲート・ソ
ース間容量CGS及びバラクタダイオードの容量CV の並
列接続によって数7のように決定される。
のインダクタンスLG が数8の様になる。
GaAsFETのゲート・ソース間容量CGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧VD を自由に変えることによって、その容量CV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスCI が同等の値になるようにする。
波型増幅回路を示した図である。図3に示すように、本
発明の進行波型増幅回路は、5本の伝送線路1を直列に
接続し、且つ一端から信号入力端子2を導出していると
共に、他端を所定のインピーダンスの終端回路3に接続
している入力伝送回路と、5本の伝送線路11を直列に
接続し、且つ一端を所定のインピーダンスの終端回路1
2に接続していると共に、他端から信号出力端子13を
導出している出力伝送回路と、ソース端子5を共にアー
ス端子に接続し、且つドレイン端子7と出力伝送回路の
隣合う伝送線路間の接続中点77との間にバラクタダイ
オード33を直列に接続し、更に、ゲート端子6を入力
伝送回路の隣合う伝送線路間の接続中点66にそれぞれ
接続している4個のGaAsFET8から構成されてい
る。
力伝送線路の単位セグメント当たりのキャパシタンスC
O がGaAsFETのゲート・ソース間容量CDS及びバ
ラクタダイオードの容量CV の直列接続によって数9の
ように決定される。
のインダクタンスLD が数10の様になる。
GaAsFETのドレイン・ソース間容量CDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧VD を自由に変えることによって、その容量CV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスCO が同等の値になるようにする。
波型増幅回路を示した図である。図4に示すように、本
発明の進行波型増幅回路は、5本の伝送線路1を直列に
接続し、且つ一端から信号入力端子2を導出していると
共に、他端を所定のインピーダンスの終端回路3に接続
している入力伝送回路と、5本の伝送線路11を直列に
接続し、且つ一端を所定のインピーダンスの終端回路1
2に接続していると共に、他端から信号出力端子13を
導出している出力伝送回路と、ソース端子5を共にアー
ス端子に接続し、且つゲート端子6を入力伝送回路の隣
合う伝送線路間の接続中点66に接続し、更に、ドレイ
ン端子7を出力伝送回路の隣合う伝送線路間の接続中点
77にそれぞれ接続している4個のGaAsFET8
と、出力伝送回路の隣合う伝送線路間の接続中点77と
アース端子99との間に設けられている4個のバラクタ
ダイオード33から構成されている。
力伝送線路の単位セグメント当たりのキャパシタンスC
O がGaAsFETのゲート・ソース間容量CDS及びバ
ラクタダイオードの容量CV の並列接続によって数11
のように決定される。
のインダクタンスLD が数12の様になる。
GaAsFETのドレイン・ソース間容量CDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧VD を自由に変えることによって、その容量CV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスCO が同等の値になるようにする。
ードのバイアス電圧を変えるだけで、回路パラメータを
最適値に調整できるため、回路中のデバイスの特性にバ
ラツキがあったとしても、進行波型増幅回路の利得及び
動作帯域を容易に最大にすることができるという大きな
効果がある。
ある。
ある。
ある。
ある。
Claims (4)
- 【請求項1】直列に接続されている(N+1)個(但
し、Nは自然数)の伝送線路LI1 ,LI2 ,・・・,
LI(N+1) を有し、且つ上記伝送線路LI1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路L
I(N+1) 側の他端を所定のインピーダンスの第1の終端
回路に接続している入力伝送回路と、 直列に接続されている(N+1)個の伝送線路LO1 ,
LO2 ,・・・,LO(N+1) を有し、且つ前記伝送線路
LO1側の一端を所定のインピーダンスの第2の終端回
路に接続していると共に、前記伝送線路LO(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つドレイン端
子を前記出力伝送回路の伝送線路LO1 及びLO2 間の
接続中点、LO2 及びLO3 間の接続中点、・・・、L
ON 及びLO(N+1) 間の接続中点にそれぞれ接続してい
るN個のGaAsFET Q1 ,Q2 ,・・・,QN と
を有する進行波型増幅回路において、 前記GaAsFET Q1 ,Q2 ,・・・,QN のゲー
ト端子と、前記入力伝送回路の伝送線路LI1 及びLI
2 間の接続中点と、LI2 及びLI3 間の接続中点と、
・・・、LIN 及びLI(N+1) 間の接続中点との間にN
個のバラクタダイオードD1 ,D2 ,・・・,DN をそ
れぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項2】直列に接続されている(N+1)個(但
し、Nは自然数)の伝送線路LI1 ,LI2 ,・・・,
LI(N+1) を有し、且つ上記伝送線路LI1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路L
I(N+1) 側の他端を所定のインピーダンスの第1の終端
回路に接続している入力伝送回路と、 直列に接続されている(N+1)個の伝送線路LO1 ,
LO2 ,・・・,LO(N+1) を有し、且つ前記伝送線路
LO1側の一端を所定のインピーダンスの第2の終端回
路に接続していると共に、前記伝送線路LO(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路LI1 及びLI2 間の接
続中点、LI2 及びLI3 間の接続中点、・・・、LI
N 及びLI(N+1) 間の接続中点にそれぞれ接続し、更
に、ドレイン端子を前記出力伝送回路の伝送線路LO1
及びLO2 間の接続中点、LO2 及びLO3 間の接続中
点、・・・、LON 及びLO(N+1) 間の接続中点にそれ
ぞれ接続しているN個のGaAsFET Q1 ,Q2 ,
・・・,QN とを有する進行波型増幅回路において、 前記入力伝送回路の伝送線路LI1 及びLI2 間の接続
中点と、LI2 及びLI3 間の接続中点と、・・・、L
IN 及びLI(N+1) 間の接続中点と、アース端子との間
にN個のバラクタダイオードD1 ,D2 ,・・・,DN
をそれぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項3】直列に接続されている(N+1)個(但
し、Nは自然数)の伝送線路LI1 ,LI2 ,・・・,
LI(N+1) を有し、且つ上記伝送線路LI1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路L
I(N+1) 側の他端を所定のインピーダンスの第1の終端
回路に接続している入力伝送回路と、 直列に接続されている(N+1)個の伝送線路LO1 ,
LO2 ,・・・,LO(N+1) を有し、且つ前記伝送線路
LO1側の一端を所定のインピーダンスの第2の終端回
路に接続していると共に、前記伝送線路LO(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路LI1 及びLI2 間の接
続中点、LI2 及びLI3 間の接続中点、・・・、LI
N 及びLI(N+1) 間の接続中点にそれぞれ接続している
N個のGaAsFET Q1 ,Q2 ,・・・,QN とを
有する進行波型増幅回路において、 前記GaAsFET Q1 ,Q2 ,・・・,QN のドレ
イン端子と、前記出力伝送回路の伝送線路LO1 及びL
O2 間の接続中点と、LO2 及びLO3 間の接続中点
と、・・・、LON 及びLO(N+1) 間の接続中点との間
にN個のバラクタダイオードD1 ,D2 ,・・・,DN
をそれぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項4】直列に接続されている(N+1)個(但
し、Nは自然数)の伝送線路LI1 ,LI2 ,・・・,
LI(N+1) を有し、且つ上記伝送線路LI1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路L
I(N+1) 側の他端を所定のインピーダンスの第1の終端
回路に接続している入力伝送回路と、 直列に接続されている(N+1)個の伝送線路LO1 ,
LO2 ,・・・,LO(N+1) を有し、且つ前記伝送線路
LO1側の一端を所定のインピーダンスの第2の終端回
路に接続していると共に、前記伝送線路LO(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路LI1 及びLI2 間の接
続中点、LI2 及びLI3 間の接続中点、・・・、LI
N 及びLI(N+1) 間の接続中点にそれぞれ接続し、更
に、ドレイン端子を前記出力伝送回路の伝送線路LO1
及びLO2 間の接続中点、LO2 及びLO3 間の接続中
点、・・・、LON 及びLO(N+1) 間の接続中点にそれ
ぞれ接続しているN個のGaAsFET Q1 ,Q2 ,
・・・,QN とを有する進行波型増幅回路において、 前記出力伝送回路の伝送線路LO1 及びLO2 間の接続
中点と、LO2 及びLO3 間の接続中点と、・・・、L
ON 及びLO(N+1) 間の接続中点と、アース端子との間
にN個のバラクタダイオードD1 ,D2 ,・・・,DN
をそれぞれ設けたことを特徴とする進行波型増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03298647A JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03298647A JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136641A JPH05136641A (ja) | 1993-06-01 |
JP3111554B2 true JP3111554B2 (ja) | 2000-11-27 |
Family
ID=17862446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03298647A Expired - Lifetime JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3111554B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7733185B2 (en) | 2005-10-24 | 2010-06-08 | Nec Corporation | Distributed amplifier and integrated circuit |
JP4699204B2 (ja) * | 2005-12-28 | 2011-06-08 | 新日本無線株式会社 | 高周波増幅回路 |
JP4952713B2 (ja) * | 2006-03-20 | 2012-06-13 | 富士通株式会社 | アナログ回路 |
WO2008029643A1 (fr) | 2006-08-31 | 2008-03-13 | Nec Corporation | Circuit de filtre d'égalisation |
US7973604B2 (en) * | 2007-05-01 | 2011-07-05 | Nxp B.V. | Tunable multi frequency bands filter device |
-
1991
- 1991-11-14 JP JP03298647A patent/JP3111554B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05136641A (ja) | 1993-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5028879A (en) | Compensation of the gate loading loss for travelling wave power amplifiers | |
JP4206589B2 (ja) | 分布増幅器 | |
US4658220A (en) | Dual-gate, field-effect transistor low noise amplifier | |
US5046155A (en) | Highly directive, broadband, bidirectional distributed amplifier | |
US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
US7279980B2 (en) | Non-uniform distributed multi-stage circuits | |
US5982236A (en) | High-frequency power amplifier | |
US6759907B2 (en) | Distributed level-shifting network for cascading broadband amplifiers | |
Banyamin et al. | Analysis of the performance of four-cascaded single-stage distributed amplifiers | |
US4683443A (en) | Monolithic low noise amplifier with limiting | |
US5349306A (en) | Apparatus and method for high performance wide-band power amplifier monolithic microwave integrated circuits | |
JPH09246877A (ja) | 低ノイズ・高直線性のhemt−hbt複合装置 | |
US4772858A (en) | Distributed amplifying switch/rf combiner | |
US9673759B1 (en) | Off-chip distributed drain biasing of high power distributed amplifier monolithic microwave integrated circuit (MMIC) chips | |
US5177381A (en) | Distributed logarithmic amplifier and method | |
US4841253A (en) | Multiple spiral inductors for DC biasing of an amplifier | |
JP3111554B2 (ja) | 進行波型増幅回路 | |
KR930011384B1 (ko) | 마이크로파 집적회로 | |
US4812780A (en) | Broadband differential amplifier | |
JP2864195B2 (ja) | 分布増幅器 | |
KR100375520B1 (ko) | 선형화기 | |
EP0244973A2 (en) | Broadband differential amplifier | |
JP3373435B2 (ja) | 抵抗帰還トランジスタ | |
JPH05251962A (ja) | 増幅器 | |
US5017887A (en) | High frequency IC power amplifier |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |