JP3373435B2 - 抵抗帰還トランジスタ - Google Patents
抵抗帰還トランジスタInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナル無線通
信、移動通信、衛星通信等に使用される概ね数百ＭＨｚ
帯以上の高出力増幅器に適用される抵抗帰還トランジス
タに係り、特に複数の単位セルのトランジスタに抵抗帰
還回路を設けた抵抗帰還トランジスタに関するものであ
る。
信、移動通信、衛星通信等に使用される概ね数百ＭＨｚ
帯以上の高出力増幅器に適用される抵抗帰還トランジス
タに係り、特に複数の単位セルのトランジスタに抵抗帰
還回路を設けた抵抗帰還トランジスタに関するものであ
る。
【０００２】
【従来の技術】増幅器の広帯域化、低歪み化や人出力整
合を改善するため、従来より抵抗により出力信号の一部
を入力側に帰還する抵抗帰還形増幅器が広く知られてい
る。ソース接地ＦＥＴ（利得Ａ）では、入出力の信号が
逆相となるため、周波数特性を持たない抵抗から構成さ
れた帰還率βの帰還回路により出力信号の一部を入力側
に帰還すると、利得は1/(1＋Aβ）に減少するものの、
帯域は（1＋Aβ）に増加し、歪みも1/(1＋Aβ）に低減
される。さらに、入出力インピーダンスを下げる効果も
あるため、特に低周波領域において高入力インピーダン
スであるＦＥＴのインピーダンス整合が取りやすくな
る。
合を改善するため、従来より抵抗により出力信号の一部
を入力側に帰還する抵抗帰還形増幅器が広く知られてい
る。ソース接地ＦＥＴ（利得Ａ）では、入出力の信号が
逆相となるため、周波数特性を持たない抵抗から構成さ
れた帰還率βの帰還回路により出力信号の一部を入力側
に帰還すると、利得は1/(1＋Aβ）に減少するものの、
帯域は（1＋Aβ）に増加し、歪みも1/(1＋Aβ）に低減
される。さらに、入出力インピーダンスを下げる効果も
あるため、特に低周波領域において高入力インピーダン
スであるＦＥＴのインピーダンス整合が取りやすくな
る。
【０００３】しかしながら、高出力ＦＥＴの実現には、
比較的小さな単位セルの直列／並列合成でゲート幅の大
きいＦＥＴを構成することが行われるため、入出力間に
一括して負帰還をかけた場合には、（１）帰還回路の配
線長がＦＥＴのサイズにほぼ比例して長くなり、これが
波長に比べて無視できなくなると、帰還信号に周波数特
性が生じる、（２）小さな単位セル間の配置間隔に比例
して、帰還信号に位相差が生じる、という現象が生じる
ため、帯域制限を招いたり、歪み低減率が減少する問題
点がある。特にマイクロ波帯以上の超高周波領域で使用
する場合、周波数が高くなればなるほどこの問題は顕著
になる。
比較的小さな単位セルの直列／並列合成でゲート幅の大
きいＦＥＴを構成することが行われるため、入出力間に
一括して負帰還をかけた場合には、（１）帰還回路の配
線長がＦＥＴのサイズにほぼ比例して長くなり、これが
波長に比べて無視できなくなると、帰還信号に周波数特
性が生じる、（２）小さな単位セル間の配置間隔に比例
して、帰還信号に位相差が生じる、という現象が生じる
ため、帯域制限を招いたり、歪み低減率が減少する問題
点がある。特にマイクロ波帯以上の超高周波領域で使用
する場合、周波数が高くなればなるほどこの問題は顕著
になる。
【０００４】そこで、この問題点を解決するため、“抵
抗帰還分割形ＦＥＴを用いたＬ帯広帯域高出力モノリシ
ック増幅器”、信学会全国大会、C−724、1989に示され
ているように、ゲート幅の大きなＦＥＴを２つに分割
し、その間に並列に帰還回路を設けた抵抗帰還内蔵ＦＥ
Ｔが提案されている。この抵抗帰還内蔵ＦＥＴの構造を
図６に示す。
抗帰還分割形ＦＥＴを用いたＬ帯広帯域高出力モノリシ
ック増幅器”、信学会全国大会、C−724、1989に示され
ているように、ゲート幅の大きなＦＥＴを２つに分割
し、その間に並列に帰還回路を設けた抵抗帰還内蔵ＦＥ
Ｔが提案されている。この抵抗帰還内蔵ＦＥＴの構造を
図６に示す。
【０００５】この図６に示した従来例の抵抗帰還内蔵Ｆ
ＥＴは、２本のゲート５１、ドレイン５２、ソース５
３、ソース５３間を接続するエアブリッジ５４の２ゲー
トフィンガから成るサブセルを３組並列配置（但し、ソ
ースは共通）して単位セル５５を構成し、この単位セル
５５を２個並列に接続することにより、共通ゲート端子
５６、共通ドレイン端子５７、接地端子６１を持つＦＥ
Ｔを形成している。６０はゲート５１の接続点５１ａと
共通ゲート端子５６を接続する配線である。
ＥＴは、２本のゲート５１、ドレイン５２、ソース５
３、ソース５３間を接続するエアブリッジ５４の２ゲー
トフィンガから成るサブセルを３組並列配置（但し、ソ
ースは共通）して単位セル５５を構成し、この単位セル
５５を２個並列に接続することにより、共通ゲート端子
５６、共通ドレイン端子５７、接地端子６１を持つＦＥ
Ｔを形成している。６０はゲート５１の接続点５１ａと
共通ゲート端子５６を接続する配線である。
【０００６】そして、各単位セル５５の相互間にスペー
スを設け、このスペースに共通ドレイン端子５７から直
流カット用キヤパシタ５９および抵抗５８を介して共通
ゲート端子５６に帰還をかけている。
スを設け、このスペースに共通ドレイン端子５７から直
流カット用キヤパシタ５９および抵抗５８を介して共通
ゲート端子５６に帰還をかけている。
【０００７】この従来例では、帰還回路の長さを単位セ
ル５５のゲート幅（≒Ｌｘ）程度に短く構成できるた
め、帰還回路のインダクタンスによる周波数特性等の劣
化を低減することができる。
ル５５のゲート幅（≒Ｌｘ）程度に短く構成できるた
め、帰還回路のインダクタンスによる周波数特性等の劣
化を低減することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、高出力
化を図る場合、単位セル５５のゲート幅（≒Ｌｘ）を延
ばすか、サブセル又は単位セルの数を増やしてゲート幅
を増大することが必要であるが、この従来構成では、依
然として以下の問題点が生じる。
化を図る場合、単位セル５５のゲート幅（≒Ｌｘ）を延
ばすか、サブセル又は単位セルの数を増やしてゲート幅
を増大することが必要であるが、この従来構成では、依
然として以下の問題点が生じる。
【０００９】（１）ゲート幅を延ばした場合には、Ｌｘ
に比例して帰還回路のインダクタンスが増大し、帯域制
限、歪み低減率の減少等の特性劣化を招く。これは周波
数が高くなればなるほど顕著になる。
に比例して帰還回路のインダクタンスが増大し、帯域制
限、歪み低減率の減少等の特性劣化を招く。これは周波
数が高くなればなるほど顕著になる。
【００１０】（２）単位セル５５内のサブセル相互間で
は、ドレイン側とゲート側の両方で長さＬｙに比例して
帰還信号に位相差が生じ、帯域制限、歪み低減率の減少
等の特性劣化を招く。これは単位セル５５の数を増せば
ますほど、また、周波数が高くなればなるほど顕著にな
る。
は、ドレイン側とゲート側の両方で長さＬｙに比例して
帰還信号に位相差が生じ、帯域制限、歪み低減率の減少
等の特性劣化を招く。これは単位セル５５の数を増せば
ますほど、また、周波数が高くなればなるほど顕著にな
る。
【００１１】従って、従来例の抵抗帰還内蔵ＦＥＴで
は、増幅器のさらなる高出力化を図ったり、超高周波領
域までの適用を考えた場合、帯域制限、歪み低減率の減
少等の特性劣化を招くため、同一の抵抗帰還内蔵ＦＥＴ
を汎用的な用途に適用することが困難になり、低コスト
化も阻害されるという問題点があった。
は、増幅器のさらなる高出力化を図ったり、超高周波領
域までの適用を考えた場合、帯域制限、歪み低減率の減
少等の特性劣化を招くため、同一の抵抗帰還内蔵ＦＥＴ
を汎用的な用途に適用することが困難になり、低コスト
化も阻害されるという問題点があった。
【００１２】本発明の目的は上記従来の問題点を解決
し、超高周波領域まで適用できる汎用的な高出力増幅器
に適した抵抗帰還トランジスタを提供することにある。
し、超高周波領域まで適用できる汎用的な高出力増幅器
に適した抵抗帰還トランジスタを提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、複数の単位セルと、共通ゲート端子
と、共通ドレイン端子を有するＦＥＴにおいて、前記単
位セルは、一端に前記共通ゲート端子に接続される第１
の接続点を持ち他端に前記共通ドレイン端子側に臨む第
２の接続点を持つ１乃至２個のゲートを備え、前記単位
セルの前記第２の接続点と前記共通ドレイン端子又は前
記単位セルのドレインの前記共通ドレイン端子側との間
を、抵抗と該抵抗に直列に接続されたキヤパシタを介し
て接続して構成した。
の第１の発明は、複数の単位セルと、共通ゲート端子
と、共通ドレイン端子を有するＦＥＴにおいて、前記単
位セルは、一端に前記共通ゲート端子に接続される第１
の接続点を持ち他端に前記共通ドレイン端子側に臨む第
２の接続点を持つ１乃至２個のゲートを備え、前記単位
セルの前記第２の接続点と前記共通ドレイン端子又は前
記単位セルのドレインの前記共通ドレイン端子側との間
を、抵抗と該抵抗に直列に接続されたキヤパシタを介し
て接続して構成した。
【００１４】
【００１５】第２の発明は、第１の発明において、前記
キャパシタを前記各単位セルに共通のキャパシタに置換
して構成した。
キャパシタを前記各単位セルに共通のキャパシタに置換
して構成した。
【００１６】
【発明の実施の形態】［第１の実施の形態］図１は、本
発明の第１の実施の形態の抵抗帰還トランジスタを示す
図である。本抵抗帰還トランジスタは、２本のゲート
１、ドレイン２、ソース３、ソース３の間を接続するエ
アブリッジ４で形成された２ゲートフィンガの単位セル
５を６個並列に接続し、共通ゲート端子６、共通ドレイ
ン端子７、接地端子１１を持つＦＥＴを形成している。
発明の第１の実施の形態の抵抗帰還トランジスタを示す
図である。本抵抗帰還トランジスタは、２本のゲート
１、ドレイン２、ソース３、ソース３の間を接続するエ
アブリッジ４で形成された２ゲートフィンガの単位セル
５を６個並列に接続し、共通ゲート端子６、共通ドレイ
ン端子７、接地端子１１を持つＦＥＴを形成している。
【００１７】ここで、単位セル５において、各ゲート１
には、共通ゲート端子６側の接続点１ａの他に、共通ド
レイン端子７側にも接続点１ｂを設け、この接続点１ｂ
を所定の抵抗値を有する抵抗８の一端に接続し、その抵
抗８の他端を所定の容量値を有する直流カット用キヤパ
シタ９を介して共通ドレイン端子７に接続し、各単位セ
ル５毎にドレインからゲートヘの帰還が行われる構成と
なっている。また、ソース３は接地端子１１により接地
されている。従って、本実施の形態の抵抗帰還トランジ
スタでは次の特徴をもつ。
には、共通ゲート端子６側の接続点１ａの他に、共通ド
レイン端子７側にも接続点１ｂを設け、この接続点１ｂ
を所定の抵抗値を有する抵抗８の一端に接続し、その抵
抗８の他端を所定の容量値を有する直流カット用キヤパ
シタ９を介して共通ドレイン端子７に接続し、各単位セ
ル５毎にドレインからゲートヘの帰還が行われる構成と
なっている。また、ソース３は接地端子１１により接地
されている。従って、本実施の形態の抵抗帰還トランジ
スタでは次の特徴をもつ。
【００１８】（１）共通ドレイン端子７の側にゲートヘ
の帰還回路を設けているため、単位ゲート幅の大小に関
係なく、帰還回路を最短に接続できる。
の帰還回路を設けているため、単位ゲート幅の大小に関
係なく、帰還回路を最短に接続できる。
【００１９】（２）特に半導体基板上にＦＥＴ、抵抗、
キヤパシタ等を一体的に形成するＭＭＩＣの場合、単位
セル５の数の大小に関係なく、各単位セル５毎に設けた
帰還回路の物理的な長さを全く同一にできる。
キヤパシタ等を一体的に形成するＭＭＩＣの場合、単位
セル５の数の大小に関係なく、各単位セル５毎に設けた
帰還回路の物理的な長さを全く同一にできる。
【００２０】このため、図６に示した従来例と異なり、
出力を増大するために単位ゲート幅（≒Ｌｘ）を長くし
たり単位セル５の数を増やしても、上記（１）の効果に
よって、周波数がより高い領域まで帰還回路のインダク
タンスの影響を大幅に低減することができる。さらに、
上記（２）の効果により、単位セル５の相互間で帰還振
幅／位相を同一に保つことができる。
出力を増大するために単位ゲート幅（≒Ｌｘ）を長くし
たり単位セル５の数を増やしても、上記（１）の効果に
よって、周波数がより高い領域まで帰還回路のインダク
タンスの影響を大幅に低減することができる。さらに、
上記（２）の効果により、単位セル５の相互間で帰還振
幅／位相を同一に保つことができる。
【００２１】図５は実際に試作した本実施の形態の抵抗
帰還ＦＥＴと、これと同一プロセス／同一ゲート幅で帰
還回路のないＦＥＴの３次歪み（縦軸）の入力レベル
（横軸）依存性の測定結果を比較したものである。図５
では明らかに本実施の形態の抵抗帰還ＦＥＴによる歪み
低減効果を確認できる。従って、帰還増幅器の高出力
化、広帯域化、低歪み化、高周波化並びに汎用化に寄与
できる。
帰還ＦＥＴと、これと同一プロセス／同一ゲート幅で帰
還回路のないＦＥＴの３次歪み（縦軸）の入力レベル
（横軸）依存性の測定結果を比較したものである。図５
では明らかに本実施の形態の抵抗帰還ＦＥＴによる歪み
低減効果を確認できる。従って、帰還増幅器の高出力
化、広帯域化、低歪み化、高周波化並びに汎用化に寄与
できる。
【００２２】［第２の実施の形態］図２は、本発明の第
２の実施の形態の抵抗帰還トランジスタを示す図であ
り、図１に示した第１の実施の形態の抵抗帰還トランジ
スタの単位セル５毎に配置していたキヤパシタ９を、一
つにまとめたキャパシタ９Ａに置換したものである。こ
のようにすれば、キャパシタ９Ａの容量値を大きくする
ことができる。
２の実施の形態の抵抗帰還トランジスタを示す図であ
り、図１に示した第１の実施の形態の抵抗帰還トランジ
スタの単位セル５毎に配置していたキヤパシタ９を、一
つにまとめたキャパシタ９Ａに置換したものである。こ
のようにすれば、キャパシタ９Ａの容量値を大きくする
ことができる。
【００２３】［第３の実施の形態］図３は、本発明の第
３の実施の形態の抵抗帰還トランジスタを示す図であ
り、図１に示した第１の実施の形態の抵抗帰還トランジ
スタにおける単位セル５を1ゲートフィンガで構成した
単位セル５Ａに置換し、この単位セル５Ａを８並列接続
したものである。９Ｂは直流カット用のキャパシタ、１
０Ａはゲート１の接続点１ａを共通ゲート端子６に接続
するための配線である。
３の実施の形態の抵抗帰還トランジスタを示す図であ
り、図１に示した第１の実施の形態の抵抗帰還トランジ
スタにおける単位セル５を1ゲートフィンガで構成した
単位セル５Ａに置換し、この単位セル５Ａを８並列接続
したものである。９Ｂは直流カット用のキャパシタ、１
０Ａはゲート１の接続点１ａを共通ゲート端子６に接続
するための配線である。
【００２４】［第４の実施の形態］図４は、本発明の第
４の実施の形態の抵抗帰還トランジスタを示す図であ
り、図３に示した第３の実施の形態の抵抗帰還トランジ
スタの単位セル５Ａ毎に配置したキヤパシタ９Ｂを、一
つにまとめたキャパシタ９Ｃに置換したものである。こ
のようにすれば、容量値の大きなキャパシタ９Ｃを得る
ことができる。
４の実施の形態の抵抗帰還トランジスタを示す図であ
り、図３に示した第３の実施の形態の抵抗帰還トランジ
スタの単位セル５Ａ毎に配置したキヤパシタ９Ｂを、一
つにまとめたキャパシタ９Ｃに置換したものである。こ
のようにすれば、容量値の大きなキャパシタ９Ｃを得る
ことができる。
【００２５】［その他の実施の形態］前記図１〜図４に
示した実施の形態の抵抗帰還トランジスタにおいては、
帰還回路をゲート−抵抗−キヤパシタ−ドレインの順で
配置しているが、ゲート−キヤパシタ−抵抗−ドレイン
の順序で配置しても当然ながら全く同じ効果が期待でき
る。
示した実施の形態の抵抗帰還トランジスタにおいては、
帰還回路をゲート−抵抗−キヤパシタ−ドレインの順で
配置しているが、ゲート−キヤパシタ−抵抗−ドレイン
の順序で配置しても当然ながら全く同じ効果が期待でき
る。
【００２６】また、上記すべての実施の形態において
は、共通ゲート端子６、共通ドレイン端子７を有する抵
抗帰還トランジスタの実施例を示しているが、必要に応
じて入出力整合回路を設けることにより、同一の抵抗帰
還トランジスタを用いて周波数用途に応じた高出力増幅
器を構成することができる。
は、共通ゲート端子６、共通ドレイン端子７を有する抵
抗帰還トランジスタの実施例を示しているが、必要に応
じて入出力整合回路を設けることにより、同一の抵抗帰
還トランジスタを用いて周波数用途に応じた高出力増幅
器を構成することができる。
【００２７】さらに、上記すべての実施の形態におい
て、抵抗とキャパシタの直列回路でなる帰還回路の当該
キャパシタは、単位セルのドレインの共通ドレイン端子
側のみに接続することもできる。
て、抵抗とキャパシタの直列回路でなる帰還回路の当該
キャパシタは、単位セルのドレインの共通ドレイン端子
側のみに接続することもできる。
【００２８】
【００２９】
【発明の効果】以上詳述したように本発明に係わる抵抗
帰還トランジスタは、共通ドレイン端子側にゲートへの
帰還回路を設けている点、および各単位セル毎に同一の
帰還回路を設けて抵抗帰還をかける点に大きな特徴を有
している。
帰還トランジスタは、共通ドレイン端子側にゲートへの
帰還回路を設けている点、および各単位セル毎に同一の
帰還回路を設けて抵抗帰還をかける点に大きな特徴を有
している。
【００３０】このため、（１）共通ドレイン端子側にゲ
ートヘの帰還回路を設けているので、単位ゲート幅の大
小に関係なく、帰還回路を最短に接続でき、（２）特に
半導体基板上にＦＥＴ、抵抗、キヤパシタ等を一体的に
形成するＭＭＩＣの場合、単位セル数の大小に関係な
く、各単位セル毎に設けた帰還回路の物理的な長さを全
て同一にできる。
ートヘの帰還回路を設けているので、単位ゲート幅の大
小に関係なく、帰還回路を最短に接続でき、（２）特に
半導体基板上にＦＥＴ、抵抗、キヤパシタ等を一体的に
形成するＭＭＩＣの場合、単位セル数の大小に関係な
く、各単位セル毎に設けた帰還回路の物理的な長さを全
て同一にできる。
【００３１】したがって、出力を増大するために単位セ
ルのゲート幅を長くしたり単位セルの数を増やす、ある
いはより周波数が高い領域までの適用を考えた場合にお
いても、均一な帰還特性が得られるため、帰還増幅器の
高出力化、広帯域化、低歪み化、高周波化の効果が得ら
れる。よって、必要に応じて人出力整合回路を設けるこ
とにより、同一の抵抗帰還トランジスタを用いて周波数
用途に応じた高出力増幅器を構成できるため、汎用的で
あり、低コスト化の効果も得られる。
ルのゲート幅を長くしたり単位セルの数を増やす、ある
いはより周波数が高い領域までの適用を考えた場合にお
いても、均一な帰還特性が得られるため、帰還増幅器の
高出力化、広帯域化、低歪み化、高周波化の効果が得ら
れる。よって、必要に応じて人出力整合回路を設けるこ
とにより、同一の抵抗帰還トランジスタを用いて周波数
用途に応じた高出力増幅器を構成できるため、汎用的で
あり、低コスト化の効果も得られる。
【００３２】以上から、本発明の抵抗帰還トランジスタ
によれば、パーソナル無線通信、移動通信、衛星通信等
に使用される概ね数１００ＭＨｚ帯以上の高出力増幅器
の広帯域化・低歪み化・低コスト化に寄与するところが
大である。
によれば、パーソナル無線通信、移動通信、衛星通信等
に使用される概ね数１００ＭＨｚ帯以上の高出力増幅器
の広帯域化・低歪み化・低コスト化に寄与するところが
大である。
【図１】 本発明の第１の実施の形態の抵抗帰還トラン
ジスタのパターン説明図である。
ジスタのパターン説明図である。
【図２】 本発明の第２の実施の形態の抵抗帰還トラン
ジスタのパターン説明図である。
ジスタのパターン説明図である。
【図３】 本発明の第３の実施の形態の抵抗帰還トラン
ジスタのパターン説明図である。
ジスタのパターン説明図である。
【図４】 本発明の第４の実施の形態の抵抗帰還トラン
ジスタのパターン説明図である。
ジスタのパターン説明図である。
【図５】 抵抗帰還ＦＥＴと、帰還回路のないＦＥＴの
３次歪みの入力レベル依存性の測定結果を示す図であ
る。
３次歪みの入力レベル依存性の測定結果を示す図であ
る。
【図６】 従来の抵抗帰還トランジスタのパターン説明
図である。
図である。
１：ゲート、１ａ,１ｂ：接続点、２：ドレイン、３：
ソース、４：エアブリッジ、５,５Ａ：単位セル、６：
共通ゲート端子、７：共通ドレイン端子、８：抵抗、
９，９Ａ，９Ｂ，９Ｃ：キャパシタ、１０，１０Ａ：配
線、１１：接地端子、５１：ゲート、５２：ドレイン、
５３：ソース、５４：エアブリッジ、５５：単位セル、
５６：共通ゲート端子、５７：共通ドレイン端子、５
８：抵抗、５８：キャパシタ、６０：配線、６１：接地
端子。
ソース、４：エアブリッジ、５,５Ａ：単位セル、６：
共通ゲート端子、７：共通ドレイン端子、８：抵抗、
９，９Ａ，９Ｂ，９Ｃ：キャパシタ、１０，１０Ａ：配
線、１１：接地端子、５１：ゲート、５２：ドレイン、
５３：ソース、５４：エアブリッジ、５５：単位セル、
５６：共通ゲート端子、５７：共通ドレイン端子、５
８：抵抗、５８：キャパシタ、６０：配線、６１：接地
端子。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 27/095
H01L 29/812
Claims (2)
- 【請求項１】複数の単位セルと、共通ゲート端子と、共
通ドレイン端子を有するＦＥＴにおいて、 前記単位セルは、一端に前記共通ゲート端子に接続され
る第１の接続点を持ち他端に前記共通ドレイン端子側に
臨む第２の接続点を持つ１乃至２個のゲートを備え、 前記単位セルの前記第２の接続点と前記共通ドレイン端
子又は前記単位セルのドレインの前記共通ドレイン端子
側との間を、抵抗と該抵抗に直列接続されたキャパシタ
を介して接続してなることを特徴とする抵抗帰還トラン
ジスタ。 - 【請求項２】前記キャパシタを前記各単位セルに共通の
キャパシタに置換したことを特徴とする請求項１に記載
の抵抗帰還トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17827398A JP3373435B2 (ja) | 1998-06-25 | 1998-06-25 | 抵抗帰還トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17827398A JP3373435B2 (ja) | 1998-06-25 | 1998-06-25 | 抵抗帰還トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012871A JP2000012871A (ja) | 2000-01-14 |
| JP3373435B2 true JP3373435B2 (ja) | 2003-02-04 |
Family
ID=16045599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17827398A Expired - Fee Related JP3373435B2 (ja) | 1998-06-25 | 1998-06-25 | 抵抗帰還トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373435B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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