JP2007081935A - クロック発生回路及びクロック発生方法 - Google Patents

Abstract

【課題】スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供すること。
【解決手段】
入力分周部７０は、入力クロック信号ＣＬＫＲを５０分周して、分周入力クロック信号ＣＬＫＳを出力する。ＤＬＬ回路８０は、遅延制御信号ＤＣＳ１、ＤＣＳ２を求める動作を行う。変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。位相比較器１１は、変調クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差を検知する。クロック生成部２０は、位相比較器１１の位相差信号に応じた周波数の出力クロック信号ＣＬＫＯを生成する。
【選択図】 図１

Description

本発明はクロック発生回路にかかり、特に、参照クロック及び出力クロック信号の位相差を高精度に制御してスペクトラム拡散のための周波数変調を行うクロック発生回路及びその制御方法に関する。

近年、ＥＭＩ（Ｅｒｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁障害）ノイズを軽減するスペクトラム拡散クロック発生器（Ｓｐｅｃｔｏｒａｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ：以下、ＳＳＣＧとも言う）が注目を集めている。ＳＳＣＧは、ＰＬＬ回路を備え、出力クロック信号について、参照クロックに対する周波数ロックを行うと共に周波数変調することで、出力クロック信号の周波数スペクトラムを拡散する。ＳＳＣＧを利用すると、効率よくＥＭＩノイズ対策することができるため、これまでＳＳＣＧの利用が困難とされる装置に対しても、ＳＳＣＧの利用が可能にすることへの要望が高まっている。

図８に示す特許文献１では、ＰＬＬ回路１０２（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）を備えた従来のスペクトラム拡散クロック発生回路が開示されている。図８に示すように、発振クロック信号ＣＬＫＯ１００（以後、出力クロック信号とも言う）を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成するＤＬＬ回路１０８と、複数の遅延クロック信号のうち１つを選択して選択クロック信号ＣＬＫＳ１００を出力するセレクタ１０９を備えている。セレクタ１０９において、遅延クロック信号が切り替えられることにより、スペクトラム拡散のための周波数変調が行われる。セレクタ１０９で変調されたクロック信号は、帰還分周回路１１０で分周され、比較クロック信号ＣＬＫＣ１００が生成される。

尚、上記の関連技術として特許文献１乃至４が開示されている。
特開２００５−２０００８３号公報 特開２００５−４４５１号公報 特開平７−２０２６５２号公報 特開平７−２３５８６２号公報

図８に示す従来技術では、セレクタ１０９において、発振クロック信号ＣＬＫＯ１００の１周期内で複数の遅延クロック信号のうち１つを選択切り換えすることで変調動作を行う。このとき、遅延クロック信号の立ち上がりエッジ、立ち下がりエッジ付近における信号レベルが安定しない領域において切り替えが行われると、スパイクノイズが発生する。また、切り換え前の遅延クロック信号の変化エッジが発生するタイミングと、切り換え後の遅延クロック信号の変化エッジが発生するタイミングとの中間のタイミングで切り替えが生じると、それぞれの変化エッジが出力され、切り換えの前後でハザードが発生する。しかし従来技術には、これらのスパイクノイズやハザード発生防止のための手段が開示されていないため問題である。

また図８に示す従来技術では、発振クロック信号ＣＬＫＯ１００の周期が短くなるにつれて、安定した切り替え動作を行うための時間マージンが小さくなる。特に近年の半導体集積回路の動作の高速化に伴い、発振クロック信号ＣＬＫＯ１００の周波数が高くなる場合において、切り替え動作の時間マージンが確保できないため問題である。

本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供することを目的とする。

前記目的を達成するために、本発明に係る第１の思想におけるクロック発生回路は、参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、入力される参照クロックを分周して分周参照クロックとして出力する第１分周回路、または、入力される出力クロックを分周して分周出力クロックとして出力する第２分周回路の少なくとも何れか一方と、分周参照クロックまたは分周出力クロックのうち何れか一方に対して、それぞれ位相の異なる複数の遅延クロックを生成する第１遅延回路と、変調信号に応じて、参照クロックまたは出力クロックのうち遅延クロックに対応する方のクロックに基づくタイミングで、複数の遅延クロックのうちのいずれか１つを選択して出力する選択回路と、分周参照クロックまたは分周出力クロックのうち遅延クロックに対応しない方のクロックと選択回路によって選択される遅延クロックとの位相を比較し、比較結果に応じた信号を出力する位相比較器とを備えることを特徴とする。

第１の思想におけるクロック発生回路は、参照クロックおよび出力クロックの少なくとも何れか一方を、それぞれ第１分周回路および第２分周回路で分周する。その後、分周後の分周参照クロックまたは分周出力クロックのうち何れか一方を、第１遅延回路で遅延させ、それぞれ位相の異なる複数の遅延クロックを生成する。このように、遅延させる前に分周を行うことで、参照クロックと分周参照クロックの組み合わせ、または出力クロックと分周出力クロックの組み合わせを得ることができる。

第１遅延回路において、分周参照クロックに対して遅延クロックが生成される場合を説明する。参照クロックと分周参照クロックとは、互いに位相がそろい、分周参照クロックの周期が参照クロックの周期よりも大きくされる。よって、参照クロックを基準とすることにより、必ず分周参照クロックの周期のうちのある所定の時間を指定することができる。すなわち選択回路において、分周参照クロック信号および遅延クロック信号の信号レベルが安定している時間を、参照クロックを基準として指定し、当該指定時間において変調信号に応じてクロック選択動作を行うことができる。これにより、スパイクノイズやハザードの発生を防止することができるため、位相比較器において正確に位相比較を行うことができ、その結果出力クロック信号の周波数スペクトラムを高精度で拡散することが可能となる。

また、分周参照クロックの周期は、参照クロックの周期よりも大きくされる。よって参照クロックを第１遅延回路で遅延させ選択回路で選択する場合に比して、分周参照クロックを第１遅延回路で遅延させ選択回路で選択する場合の方が、信号レベルが安定している時間領域を大きく取ることができる。よって第１の思想におけるクロック発生回路の安定動作マージンを拡大することが可能となる。

なお、第１遅延回路において分周出力クロックに対して遅延クロックが生成される場合における動作も同様である。

本発明を適用することにより、スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供することができる。

以下、本発明の実施にかかる半導体装置について具体化した一例である第１実施形態を図１乃至図６を参照しつつ詳細に説明する。図１は、スペクトラム拡散クロック発生回路１の実施形態を示す回路ブロック図である。このスペクトラム拡散クロック発生回路１は、位相比較部１０と、クロック生成部２０と、変調回路４０と、帰還分周部６０と、入力分周部７０と、ＤＬＬ回路８０とを備える。入力クロック信号ＣＬＫＲは、周波数が２５（ＭＨｚ）、周期Ｔ０が４０（ｎｓ）のクロック信号である。入力分周部７０は、入力クロック信号ＣＬＫＲを５０分周して、分周入力クロック信号ＣＬＫＳを出力する。分周入力クロック信号ＣＬＫＳの周期Ｔ１は２５００（ｎｓ）である。また帰還分周部６０は、出力クロック信号ＣＬＫＯを５０分周して、分周内部クロック信号ＣＬＫＭを出力する。ＤＬＬ回路８０には入力クロック信号ＣＬＫＲが入力され、遅延制御信号ＤＣＳ１、ＤＣＳ２が出力される。変調回路４０は、入力される遅延制御信号ＤＣＳ１、ＤＣＳ２に応じて、分周入力クロック信号ＣＬＫＳを遅延させる。そして変調回路４０からは、変調クロック信号ＣＬＫＮが出力される。このうち位相比較部１０と、クロック生成部２０と、帰還分周部６０とは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を構成し、変調クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるように制御される。

位相比較部１０は、位相比較器１１と、チャージポンプ１２と、ループフィルタ１３とを含んでいる。位相比較器１１は、変調クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの立ち上りエッジの時間差を検出し、検出結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。すなわち、変調クロック信号ＣＬＫＮよりも分周内部クロック信号ＣＬＫＭの立ち上りエッジが遅れる場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＵＰを出力する。また、この逆の場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＤＮを出力する。

チャージポンプ１２は、位相差信号ＵＰ、ＤＮに応じ、ループフィルタ１３に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ループフィルタ１３は、チャージポンプ１２が出力する位相差電流ＩＰを積分して制御電圧ＶＣを出力する。クロック生成部２０は、ループフィルタ１３からの制御電圧ＶＣに応じた周波数の出力クロック信号ＣＬＫＯを生成する。

ＤＬＬ回路８０の回路図を図２に示す。ＤＬＬ回路８０は、第１電流源部８１および第２電流源部８３、遅延回路８２、ＤＬＬ制御回路８４を備える。第１電流源部８１および第２電流源部８３は、それぞれ２０個の電流源を備える。遅延回路８２は、直列接続される２０個のバッファを備える。遅延回路８２の各バッファの電源端子に対応して、第１電流源部８１の電流源が接続される。また遅延回路８２の各バッファの接地端子に対応して、第２電流源部８３の電流源が接続される。また第１電流源部８１は電源電位ＶＣＣに接続され、第２電流源部８３は接地電位ＶＳＳに接続される。ＤＬＬ制御回路８４には、入力クロック信号ＣＬＫＲおよび遅延回路８２の最終段のバッファから出力される遅延クロック信号ＤＬＹＣＬＫが入力される。またＤＬＬ制御回路８４からは遅延制御信号ＤＣＳ１、ＤＣＳ２が出力され、それぞれ第１電流源部８１および第２電流源部８３に入力される。遅延回路８２の各バッファは、対応する第１電流源部８１および第２電流源部８３によって遅延時間が定められる。

変調回路４０の回路図を図３に示す。変調回路４０は、第１電流源部４１および第２電流源部４３、遅延回路４２、セレクタ４４、変調制御回路５０を備える。第１電流源部４１および第２電流源部４３は、それぞれ１０個の電流源を備える。遅延回路４２は、直列接続される１０個のバッファを備える。遅延回路４２の各バッファの電源端子に対応して、第１電流源部４１の電流源が接続される。また遅延回路４２の各バッファの接地端子に対応して、第２電流源部４３の電流源が接続される。また第１電流源部４１は電源電位ＶＣＣに接続され、第２電流源部４３は接地電位ＶＳＳに接続される。第１電流源部４１および第２電流源部４３には、それぞれ遅延制御信号ＤＣＳ１、ＤＣＳ２が入力される。遅延回路４２の第１段のバッファには、分周入力クロック信号ＣＬＫＳが入力される。なお、変調回路４０の第１電流源部４１、第２電流源部４３、遅延回路４２と、ＤＬＬ回路８０の第１電流源部８１、第２電流源部８３、遅延回路８２とは、それぞれ同一デバイス構造の素子から構成されている。

セレクタ４４および変調制御回路５０には、入力クロック信号ＣＬＫＲが入力される。また変調制御回路５０から出力される変調信号ＭＯＤが、セレクタ４４に入力される。遅延回路４２の各バッファは、遅延制御信号ＤＣＳ１、ＤＣＳ２によって遅延時間が定められ、分周入力クロック信号ＣＬＫＳを遅延させる。各バッファの出力ノードからは、遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０が出力され、セレクタ４４に入力される。またセレクタ４４には分周入力クロック信号ＣＬＫＳが入力される。セレクタ４４からは変調クロック信号ＣＬＫＮが出力される。

次いで、スペクトラム拡散クロック発生回路１の動作について、図４〜図６を参照して説明する。ＤＬＬ回路８０の動作を説明する。遅延回路８２は、入力クロック信号ＣＬＫＲを遅延させ、最終段のバッファから遅延クロック信号ＤＬＹＣＬＫを出力する。ＤＬＬ制御回路８４は、入力クロック信号ＣＬＫＲと、遅延クロック信号ＤＬＹＣＬＫとの位相を比較し、それらの位相差が入力クロック信号ＣＬＫＲの１周期分Ｔ０（４０（ｎｓ））と等しくなるように、第１電流源部８１および第２電流源部８３の電流値を制御する。すなわちＤＬＬ回路８０は、遅延クロック信号ＤＬＹＣＬＫの位相を、入力クロック信号ＣＬＫＲから１周期Ｔ０だけ遅れるように調整する動作を行う。これにより、遅延回路８２のバッファ１段あたりの遅延時間を、周期Ｔ０をバッファ段数で除した値に一致させることができる。このときのバッファ１段当たりの遅延時間を基準遅延時間ｔｒと定義する。第１実施形態では、周期Ｔ０＝４０（ｎｓ）であり、遅延回路８２のバッファは２０段であるため、基準遅延時間ｔｒは２（ｎｓ）となる。

変調回路４０の動作を説明する。変調回路４０の第１電流源部４１、第２電流源部４３のバイアス信号には、遅延制御信号ＤＣＳ１、ＤＣＳ２が入力される。遅延制御信号ＤＣＳ１、ＤＣＳ２の信号レベルは、ＤＬＬ回路８０の遅延回路８２でバッファ１段あたりの遅延時間が基準遅延時間ｔｒと一致するときのレベル値である。また前述の通り、ＤＬＬ回路８０と変調回路４０とはそれぞれ同一デバイス構造の素子から構成されている。よって変調回路４０の遅延回路４２の各バッファ１段当たりの遅延時間も、基準遅延時間ｔｒと同等とされる。

すなわち、ＤＬＬ回路８０は、バッファ１段あたりの遅延時間が基準遅延時間ｔｒとなるための遅延制御信号ＤＣＳ１、ＤＣＳ２を求める動作を行う。そして変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２に基づき、分周入力クロック信号ＣＬＫＳを基準遅延時間ｔｒずつ遅延させた遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０を生成する動作を行う。

図４は、図３に示した変調回路４０の動作を説明するためのタイムチャートである。図４において、遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０は、遅延回路４２から出力される信号である。遅延回路４２の初段のバッファから出力される遅延クロック信号ＣＬＫＤ１は、分周入力クロック信号ＣＬＫＳよりも位相が基準遅延時間ｔｒ（２（ｎｓ））だけ遅れた波形になる。次段のバッファから出力される遅延クロック信号ＣＬＫＤ２は、遅延クロック信号ＣＬＫＤ１よりも位相がさらに基準遅延時間ｔｒだけ遅れた波形になる。同様に、遅延クロック信号ＤＬＹＣＬＫ３〜ＤＬＹＣＬＫ１０は、位相が基準遅延時間ｔｒずつ遅れた波形になる。そして遅延クロック信号ＣＬＫＤ１０は、分周入力クロック信号ＣＬＫＳよりも位相が２０（ｎｓ）遅れた波形になる。

変調制御回路５０は、変調信号ＭＯＤを出力する。変調信号ＭＯＤは０〜１０の範囲の値を取る。セレクタ４４は、変調信号ＭＯＤの値に応じて、分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０のうちの何れか１つの波形を選択する。変調信号ＭＯＤ＝０の場合には、セレクタ４４からは、分周入力クロック信号ＣＬＫＳが出力される。変調信号ＭＯＤ＝１の場合には、セレクタ４４からは、遅延クロック信号ＣＬＫＤ１が出力される。また変調信号ＭＯＤ＝２〜１０の場合には、セレクタ４４からは、遅延クロック信号ＣＬＫＤ２〜ＣＬＫＤ１０が出力される。

そして変調信号ＭＯＤが周期Ｔ１で切り替えられることで、セレクタ４４で選択されるクロック波形の位相が周期Ｔ１で変化する。これにより分周入力クロック信号ＣＬＫＳの変調動作が行われる。

ここで図４において、分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の立ち上がりエッジおよび立ち下がりエッジ付近における信号レベルが安定しない領域において、クロック波形の選択切り替えが行われると、スパイクノイズやハザードが発生するおそれがある。よって、分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の信号レベルが安定しているタイミングで、切り替えを行う必要がある。

本実施形態では、切り替えタイミングを設定するための入力クロック信号ＣＬＫＲと、変調対象である分周入力クロック信号ＣＬＫＳとの２つのクロック信号を有している。そして入力クロック信号ＣＬＫＲを分周して分周入力クロック信号ＣＬＫＳを得ているため、両クロック信号の位相は揃っている。よって、入力クロック信号ＣＬＫＲを用いれば、必ず分周入力クロック信号ＣＬＫＳの周期Ｔ１のうち、ある所定の時間を指定することができる。そして分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の信号レベルが安定している時間を、予め入力クロック信号ＣＬＫＲを用いて指定することにより、スパイクノイズやハザードの発生を防止しながら切り替え動作を行うことができる。

具体的には、分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の立ち上がりエッジ、立ち下がりエッジの前後に存在する、信号レベルが不安定になる時間領域を避けて、切り替え動作を行う必要がある。なお、信号レベルが不安定になる時間領域の時間幅は、最大遅延時間ｔｍａｘ（２０ｎｓ）に、セレクタ４４の切り替え時間を加えた時間とされる。例えば図４においては、入力クロック信号ＣＬＫＲの５０クロック目の立ち上がりエッジをトリガとして、変調信号ＭＯＤを切り替えることにより（矢印Ａ１）、信号レベルが不安定になる時間領域を避けてクロック波形の切り替え動作を行うことができる。

分周入力クロック信号ＣＬＫＳの周期Ｔ１を、２（ｎｓ）刻みで２０００±４（ｎｓ）に変調する場合における、変調回路４０の詳細な動作を説明する。この場合、変調制御回路５０はステップＳ１〜Ｓ８を有し、周期Ｔ１（２０００（ｎｓ））ごとに変調信号ＭＯＤが切り替えられる。このうちステップＳ１〜Ｓ４では、変調信号ＭＯＤの値は、０、１、３、４の順（昇順）に切り替えられる。また、ステップＳ５〜Ｓ８では、変調信号ＭＯＤの値は、４、３、１、０の順（降順）に切り替えられる。

図５は、ステップＳ１〜Ｓ４における分周入力クロック信号ＣＬＫＳ及び変調クロック信号ＣＬＫＮの関係を示す波形図である。まず、ステップＳ１においては、変調信号ＭＯＤの値は０とされる。前述の通り、変調信号ＭＯＤ＝０の場合には、セレクタ４４からは分周入力クロック信号ＣＬＫＳが変調クロック信号ＣＬＫＮとして出力される。従って、分周入力クロック信号ＣＬＫＳと変調クロック信号ＣＬＫＮとの間の位相差ＰＣ１は０になる。

次いで、時間ｔｓ２においてステップＳ２に移行すると、変調信号ＭＯＤが０から１へ切り替えられる。よってセレクタ４４の出力は、分周入力クロック信号ＣＬＫＳから遅延クロック信号ＣＬＫＤ１へ切り替えられる（図４、矢印Ａ２）。その結果、遅延クロック信号ＣＬＫＤ１が変調クロック信号ＣＬＫＮとして出力される。従って、分周入力クロック信号ＣＬＫＳと変調クロック信号ＣＬＫＮとの間の位相差ＰＣ２は２（ｎｓ）になる。するとステップＳ２における変調クロック信号ＣＬＫＮの変調幅（周期Ｔ１からの増減量）は、ステップＳ２における位相差ＰＣ２（＝２（ｎｓ））と、１つ前のステップであるステップＳ１の位相差ＰＣ１（＝０（ｎｓ））との差分である＋２（ｎｓ）となる。よってステップＳ２における変調クロック信号ＣＬＫＮの周期ＴＮ２は、２００２（ｎｓ）となる。

次いで、時間ｔｓ３においてステップＳ３に移行すると、変調信号ＭＯＤが１から３へ切り替えられる。よってセレクタ４４の出力は、遅延クロック信号ＣＬＫＤ１から遅延クロック信号ＣＬＫＤ３へ切り替えられる（図４、矢印Ａ３）。その結果、遅延クロック信号ＣＬＫＤ３が変調クロック信号ＣＬＫＮとして出力される。従って、分周入力クロック信号ＣＬＫＳと変調クロック信号ＣＬＫＮとの間の位相差ＰＣ３は６（ｎｓ）になる。するとステップＳ３における変調クロック信号ＣＬＫＮの変調幅は、位相差ＰＣ３（＝６（ｎｓ））と、位相差ＰＣ２（＝２（ｎｓ））との差分である＋４（ｎｓ）となる。よってステップＳ３における変調クロック信号ＣＬＫＮの周期ＴＮ３は、２００４（ｎｓ）となる。

以下同様にして、時間ｔｓ４においてステップＳ４に移行し変調信号ＭＯＤが３から４へ切り替えられると、セレクタ４４の出力は、遅延クロック信号ＣＬＫＤ３から遅延クロック信号ＣＬＫＤ４へ切り替えられる（図４、矢印Ａ４）。するとステップＳ４における変調幅は、ステップＳ４の位相差ＰＣ４（＝８（ｎｓ））と、ステップＳ３の位相差ＰＣ３（＝６（ｎｓ））との差分である＋２（ｎｓ）となる。よってステップＳ４における変調クロック信号ＣＬＫＮの周期ＴＮ４は、２００２（ｎｓ）となる。

図６は、ステップＳ５〜ステップＳ８における分周入力クロック信号ＣＬＫＳ及び変調クロック信号ＣＬＫＮの関係を示す波形図である。時間ｔｓ５においてステップＳ５に移行する。このとき変調信号ＭＯＤ＝４が維持され、セレクタ４４の出力は、遅延クロック信号ＣＬＫＤ４である状態が維持される。するとステップＳ５における変調幅は、ステップＳ５の位相差ＰＣ５（＝８（ｎｓ））と、ステップＳ４の位相差ＰＣ４（＝８（ｎｓ））との差分である０（ｎｓ）となるため、ステップＳ５における変調クロック信号ＣＬＫＮの周期ＴＮ５は、２０００（ｎｓ）となる。

また時間ｔｓ６においてステップＳ６に移行し変調信号ＭＯＤが４から３へ切り替えられると、セレクタ４４の出力は、遅延クロック信号ＣＬＫＤ４から遅延クロック信号ＣＬＫＤ３へ切り替えられる。するとステップＳ６における変調幅は、ステップＳ６の位相差ＰＣ６（＝６（ｎｓ））と、ステップＳ５の位相差ＰＣ５（＝８（ｎｓ））との差分である−２（ｎｓ）となるため、ステップＳ６における周期ＴＮ６は、１９９８（ｎｓ）となる。

以下同様にして、時間ｔｓ７においてステップＳ７に移行し変調信号ＭＯＤが３から１へ切り替えられると、セレクタ４４の出力は、遅延クロック信号ＣＬＫＤ３から遅延クロック信号ＣＬＫＤ１へ切り替えられる。するとステップＳ７における変調幅は、位相差ＰＣ７（＝２（ｎｓ））と位相差ＰＣ６（＝６（ｎｓ））との差分である−４（ｎｓ）となるため、ステップＳ７における周期ＴＮ７は、１９９６（ｎｓ）となる。また、時間ｔｓ８においてステップＳ８に移行し変調信号ＭＯＤが１から０へ切り替えられると、セレクタ４４の出力は、遅延クロック信号ＣＬＫＤ１から分周入力クロック信号ＣＬＫＳへ切り替えられる。するとステップＳ８における変調幅は−２（ｎｓ）となるため、ステップＳ８における周期ＴＮ８は、１９９８（ｎｓ）となる。

これによって、ステップＳ１乃至Ｓ８において、変調クロック信号ＣＬＫＮの周期ＴＮを２００２、２００４、２００２、２０００、１９９８、１９９６、１９９８、２０００（ｎｓ）に切り替えることが可能となる。すなわち変調クロック信号ＣＬＫＮの周期は、２０００±４（ｎｓ）に変調され、２５（ＭＨｚ）±０．２（％）の変調クロックを得ることができる。

以上詳細に説明したとおり、第１実施形態に係るスペクトラム拡散クロック発生回路１によれば、入力クロック信号ＣＬＫＲを入力分周部７０で分周した後に、分周後の分周入力クロック信号ＣＬＫＳを変調回路４０で変調する。このように、まず分周することで、セレクタ４４の切り替えタイミングを設定するための入力クロック信号ＣＬＫＲと、変調対象である分周入力クロック信号ＣＬＫＳとの２つのクロック信号を生成することができる。なお、入力クロック信号ＣＬＫＲを分周して分周入力クロック信号ＣＬＫＳを得ているため、両クロック信号の位相は揃っている。次に、分周により得られた分周入力クロック信号ＣＬＫＳを遅延させ、遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０を生成する。そして分周の基準となった入力クロック信号ＣＬＫＲを用いて、分周入力クロック信号ＣＬＫＳおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の信号レベルが安定している時間領域を指定し、当該時間領域においてセレクタ４４の切り替え動作を行う。これにより、スパイクノイズやハザードの発生を防止することができるため、正確に出力クロック信号の周波数スペクトラムを拡散することが可能となる。

また、分周後の分周入力クロック信号ＣＬＫＳの周期Ｔ１は、分周前の入力クロック信号ＣＬＫＲの周期Ｔ０よりも大きくされる。よって、入力クロック信号ＣＬＫＲを変調する場合に比して、分周入力クロック信号ＣＬＫＳを変調する方が、セレクタ４４の切り替え時において信号レベルが安定している時間領域を大きく取ることができる。よってスペクトラム拡散クロック発生回路１の安定動作マージンを拡大することが可能となる。特に近年の半導体集積回路の動作の高速化に伴い、入力クロック信号ＣＬＫＲの周波数が高くなる場合においても、安定動作マージンを確保できる利点がある。

さらに、本実施形態のスペクトラム拡散クロック発生回路１では、ＤＬＬ回路８０の遅延回路８２及び変調回路４０の遅延回路４２は、いずれも同一デバイス構造の遅延素子を備えている。よって、ＤＬＬ回路８０において、遅延素子１段あたりの遅延時間が基準遅延時間ｔｒとなるための遅延制御信号ＤＣＳ１、ＤＣＳ２を求める動作を行い、変調回路４０において、遅延制御信号ＤＣＳ１、ＤＣＳ２に基づき、分周入力クロック信号ＣＬＫＳを基準遅延時間ｔｒずつ遅延させた遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０を生成する動作を行うことができる。これにより、出力クロック信号ＣＬＫＯの変調度をより正確に制御することができる。また、遅延回路８２と４２とは同一デバイス構造の遅延素子を含んでいることにより、位相差信号、周囲温度などの環境、プロセス条件などの環境が変化する場合であっても、変調回路４０とＤＬＬ回路８０との相関関係を一定に保つことができる。

本発明に係る第２実施形態に係るスペクトラム拡散クロック発生回路を説明する。第２実施形態に係るスペクトラム拡散クロック発生回路は、図１に示すスペクトラム拡散クロック発生回路１に加えて、入力分周部制御回路９０を備える。入力分周部制御回路９０には、入力分周部７０に備えられる分周カウンタのカウント値ＣＮＴが入力される。また入力分周部制御回路９０からは、入力分周部７０に備えられる分周カウンタのリロード値ＣＲが出力され、入力分周部７０および変調回路４０の変調制御回路５０（図３）に入力される。その他の構成は、第１実施形態におけるスペクトラム拡散クロック発生回路１と同様であるため、ここでは説明を省略する。

動作を説明する。入力クロック信号ＣＬＫＲの周波数が４０（ＭＨｚ）、周期Ｔ０は２５（ｎｓ）であるとする。入力分周部７０の分周カウンタにおけるリロード値ＣＲの初期値が１００であり、帰還分周部６０の分周カウンタのカウント設定値が１００であるとする。このとき入力分周部７０は入力クロック信号ＣＬＫＲを１００分周するため、分周入力クロック信号ＣＬＫＳの周期Ｔ１は２５００（ｎｓ）である。またリロード値ＣＲの変化量’１’当たりの周期Ｔ１の変化量は、２５（ｎｓ）である。また帰還分周部６０は出力クロック信号ＣＬＫＯを１００分周する。

分周入力クロック信号ＣＬＫＳの周期Ｔ１を、５（ｎｓ）刻みで２５００±２５（ｎｓ）に変調する場合を説明する。ＤＬＬ回路８０に備えられる遅延回路８２のバッファ回路の段数は５段とされ、基準遅延時間ｔｒは５（ｎｓ）に設定される。また変調回路４０の遅延回路４２には、バッファが４段備えられる。なお遅延回路４２に備えられるバッファの数は、周期Ｔ０（２５（ｎｓ））を基準遅延時間ｔｒ（５（ｎｓ））で除して得られる値よりも小さい数とされる。そして遅延回路４２からは、遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ４が出力される。

変調制御回路５０（図３）はステップＳ１〜Ｓ２０を有し、周期Ｔ１（２５００（ｎｓ））で変調信号ＭＯＤが切り替えられる。また入力分周部制御回路９０もステップＳ１〜Ｓ２０を有し、周期Ｔ１でリロード値ＣＲが切り替えられる。なお変調信号ＭＯＤ、リロード値ＣＲの切り替えタイミングの定め方は、第１実施形態と同様であるため、ここでは説明を省略する。

ステップＳ１〜Ｓ２０における、リロード値ＣＲ、変調信号ＭＯＤおよび変調クロック信号ＣＬＫＮの周期ＴＮの関係を図７に示す。ステップＳ１からＳ３までにおいては、リロード値ＣＲ-＝１００とされ、分周入力クロック信号ＣＬＫＳの周期Ｔ１は２５００（ｎｓ）とされる。また変調信号ＭＯＤが、例えば入力クロック信号ＣＬＫＲの１００クロック目の立ち上がりエッジをトリガとして、０、１、３の順に切り替えられることに応じて、セレクタ４４においては、分周入力クロック信号ＣＬＫＳ、遅延クロック信号ＣＬＫＤ１、遅延クロック信号ＣＬＫＤ３が順次選択される。よって変調クロック信号ＣＬＫＮの変調幅ＭＷは０、＋５、＋１０（ｎｓ）に順次変更されるため、変調クロック信号ＣＬＫＮの周期ＴＮは、２５００、２５０５、２５１０（ｎｓ）に順次変更される。

ステップＳ３の終了後にステップＳ４に移行する。入力分周部制御回路９０は、カウント値ＣＮＴを監視することでステップＳ４へ移行したことを検知し、リロード値ＣＲを１００から１０１へ切り替える。そしてステップＳ４からＳ６までにおいては、リロード値ＣＲ-＝１０１が維持される。すると入力分周部７０では入力クロック信号ＣＬＫＲが１０１分周されるため、分周入力クロック信号ＣＬＫＳの周期Ｔ１は２５２５（ｎｓ）とされる。また変調制御回路５０は、リロード値ＣＲを監視することで、周期Ｔ１が２５２５（ｎｓ）へ変更されたことを検知する。よって変調制御回路５０は、周期Ｔ１が変更される場合においても、常に入力クロック信号ＣＬＫＲの１００クロック目の立ち上がりエッジで変調信号ＭＯＤを切り替えることができる。そして変調信号ＭＯＤが１、０、０の順に切り替えられると、変調クロック信号ＣＬＫＮの変調幅ＭＷは−１０、−５、０（ｎｓ）とされる。よって変調クロック信号ＣＬＫＮの周期ＴＮは、２５１５、２５２０、２５２５（ｎｓ）となる。

以下同様にして、図７に示すように、ステップＳ７からＳ２０においてリロード値ＣＲと変調信号ＭＯＤが切り替えられる。これにより、ステップＳ６からＳ１６にかけて、変調クロック信号ＣＬＫＮの周期ＴＮを２５２５（ｎｓ）から２４７５（ｎｓ）まで５（ｎｓ）間隔で減らすことができる。またステップＳ１６からＳ２０にかけて、周期ＴＮを２４７５（ｎｓ）から２４９５（ｎｓ）まで５（ｎｓ）間隔で増加させることができる。よって、分周入力クロック信号ＣＬＫＳに対して、±１．０（％）の変調を行うことができることが分かる。

以上詳細に説明したとおり、第２実施形態に係るスペクトラム拡散クロック発生回路によれば、分周入力クロック信号ＣＬＫＳを変調するにあたり、入力分周部７０におけるリロード値ＣＲを変更することで分周入力クロック信号ＣＬＫＳの周期Ｔ１を直接変更する第１の手段と、分周入力クロック信号ＣＬＫＳを遅延させた遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ４を順次選択することで周期を変更する第２の手段とを組み合わせて用いることができる。

このとき、第１の手段における変調幅の最小時間は、入力クロック信号ＣＬＫＲの周期Ｔ０（２５（ｎｓ））であり、第２の手段における変調幅の最小時間である基準遅延時間ｔｒ＝５（ｎｓ）に比して十分に大きな値である。よって第１の手段により変調幅を２５（ｎｓ）単位で粗調整し、第２の手段によって５（ｎｓ）単位で微調整することにより、変調幅を５（ｎｓ）単位で自由に設定することができる。よって、第２の手段に求められる変調幅のレンジは２５（ｎｓ）となるため、遅延回路４２に必要なバッファの段数を４段とすることができる。これにより、遅延回路４２の回路規模を抑えながら、分周入力クロック信号ＣＬＫＳの周期を、細かい変調幅かつ高い変調度で変調することが可能となる。なお遅延回路４２に備えられるバッファの数は、周期Ｔ０（２５（ｎｓ））を基準遅延時間ｔｒ（５（ｎｓ））で除して得られる値よりも小さい数であればよい。そしてバッファの数は、好ましくは、周期Ｔ０を基準遅延時間ｔｒで除して得られる値から１を減じた値（本実施例ではバッファ数＝４）がよい。これにより第１の手段の変調幅を、第２の手段で均等に微調整することが可能となるため、より正確に出力クロック信号の周波数スペクトラムを拡散することが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態では、変調制御回路５０はステップＳ１〜Ｓ８を有するとしたが、この形態に限られない。分周入力クロック信号ＣＬＫＳの周期Ｔ１の変調幅および基準遅延時間ｔｒに応じて、変調制御回路５０が有するステップは各種存在する。例えば周期Ｔ１が２０００（ｎｓ）である場合、変調幅を±６（ｎｓ）、基準遅延時間ｔｒを２（ｎｓ）とすると、ステップＳ１〜Ｓ１２が必要となる。そして変調信号ＭＯＤを０、１、３、６、８、９、９、８、６、３、１、０と切り替えることにより、変調クロック信号ＣＬＫＮの周期ＴＮを２００２、２００４、２００６、２００４，２００２、２０００、１９９８、１９９６、１９９４、１９９６、１９９８、２０００（ｎｓ）に切り替えることが可能となる。これにより、２５（ＭＨｚ）±０．３（％）に変調された変調クロック信号ＣＬＫＮを得ることができる。

また第１および第２実施形態では、変調回路４０は入力分周部７０と位相比較器１１との経路間に備えられるとしたが、この形態に限られない。変調回路４０は帰還分周部６０と位相比較器１１との経路間に備えられるとしてもよい。これにより、出力クロック信号ＣＬＫＯを分周して得られる分周内部クロック信号ＣＬＫＭを変調回路４０で変調することになる。よって、出力クロック信号ＣＬＫＯを用いて、分周内部クロック信号ＣＬＫＭおよび遅延クロック信号ＣＬＫＤ１乃至ＣＬＫＤ１０の信号レベルが安定している時間領域においてセレクタ４４の切り替え動作を行うことができる結果、スパイクノイズやハザードの発生を防止することができる。

また第１および第２実施形態では、ＤＬＬ回路８０には入力クロック信号ＣＬＫＲが入力されるとしたが、この形態に限られない。ＤＬＬ回路８０には出力クロック信号ＣＬＫＯが入力されるとしてもよい。これにより、出力クロック信号ＣＬＫＯを用いて基準遅延時間ｔｒを定めることができる。なお出力クロック信号ＣＬＫＯはスペクトラム拡散が行われているが、一般に出力クロック信号ＣＬＫＯの周期の変調度は数％以下の小さな値であるため、基準遅延時間ｔｒを定めるに際して問題とならない。なお、変調回路４０が帰還分周部６０と位相比較器１１との経路間に備えられ、ＤＬＬ回路８０に出力クロック信号ＣＬＫＯが入力される形態としてもよいことは言うまでもない。

また第１および第２実施形態では、ＤＬＬ回路８０が備えられるとしたが、この形態に限られず、ＤＬＬ回路８０を省略することも可能である。この場合、変調回路４０の遅延回路４２において、バッファ１段当たりの遅延時間を正確に基準遅延時間ｔｒに一致させることはできない。しかし、分周入力クロック信号ＣＬＫＳの変調度を正確に制御する必要がない場合においては、ＤＬＬ回路８０を省略することにより回路サイズの縮小化を図ることが可能となる。

なお、入力分周部７０は第１分周回路の一例、帰還分周部６０は第２分周回路の一例、入力クロック信号ＣＬＫＲは参照クロックの一例、出力クロック信号ＣＬＫＯは出力クロックの一例、分周入力クロック信号ＣＬＫＳは分周参照クロックの一例、分周内部クロック信号ＣＬＫＭは分周出力クロックの一例、変調信号ＭＯＤは変調信号の一例、基準遅延時間ｔｒは単位遅延時間の一例、遅延回路４２は第１遅延回路の一例、ＤＬＬ回路８０は第２遅延回路の一例、セレクタ４４は選択回路のそれぞれ一例である。

スペクトラム拡散クロック発生回路１の回路ブロック図 ＤＬＬ回路８０の回路図 変調回路４０の回路図 変調回路４０のタイムチャート ステップＳ１〜ステップＳ４における波形図 ステップＳ５〜ステップＳ８における波形図 リロード値ＣＲ、変調信号ＭＯＤおよび周期ＴＮの相関表 特許文献１に係るスペクトラム拡散クロック発生回路の回路ブロック図

符号の説明

１ スペクトラム拡散クロック発生回路
２０ クロック生成部
４４ セレクタ
５０ 変調制御回路
６０ 帰還分周部
７０ 入力分周部
８０ ＤＬＬ回路
ＣＬＫＤ１乃至ＣＬＫＤ１０ 遅延クロック信号
ＣＬＫＭ 分周内部クロック信号
ＣＬＫＮ 変調クロック信号
ＣＬＫＯ 出力クロック信号
ＣＬＫＲ 入力クロック信号
ＣＬＫＳ 分周入力クロック信号
ＤＣＳ１、ＤＣＳ２ 遅延制御信号
ＭＯＤ 変調信号

Claims (8)

1. 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、
   入力される前記参照クロックを分周して分周参照クロックとして出力する第１分周回路、または、入力される前記出力クロックを分周して分周出力クロックとして出力する第２分周回路の少なくとも何れか一方と、
   前記分周参照クロックまたは前記分周出力クロックのうち何れか一方に対して、それぞれ位相の異なる複数の遅延クロックを生成する第１遅延回路と、
   前記変調信号に応じて、前記参照クロックまたは前記出力クロックのうち前記遅延クロックに対応する方のクロックに基づくタイミングで、前記複数の遅延クロックのうちのいずれか１つを選択して出力する選択回路と、
   前記分周参照クロックまたは前記分周出力クロックのうち前記遅延クロックに対応しない方のクロックと前記選択回路によって選択される前記遅延クロックとの位相を比較し、比較結果に応じた信号を出力する位相比較器と
   を備えることを特徴とするクロック発生回路。
2. 前記第１遅延回路は、直列接続される複数の単位遅延素子を有し、
   前記単位遅延素子の各々から前記遅延クロックが出力されることを特徴とする請求項１に記載のクロック発生回路。
3. 前記第１遅延回路と同一デバイス構造の素子を有し、
   初段の前記単位遅延素子に入力されるクロックと、最終段の前記単位遅延素子から出力されるクロックとの位相差が、前記初段の前記単位遅延素子に入力されるクロックの１周期と等しくなるように前記複数の単位遅延素子のバイアス信号を制御し、該バイアス信号を前記第１遅延回路へ出力する第２遅延回路
   を備えることを特徴とする請求項２に記載のクロック発生回路。
4. 前記初段の前記単位遅延素子に入力されるクロックは、前記参照クロックまたは前記出力クロックであることを特徴とする請求項３に記載のクロック発生回路。
5. 前記変調信号に応じて、前記第１分周回路または前記第２分周回路の分周値を可変に制御することを特徴とする請求項１に記載のクロック発生回路。
6. 前記変調信号に応じて、前記第１分周回路または前記第２分周回路の分周値が可変に制御され、
   前記第１遅延回路に備えられる前記単位遅延素子の数は、前記参照クロックまたは前記出力クロックの周期を前記単位遅延素子の遅延時間で除して得られる値よりも小さい値とされることを特徴とする請求項２に記載のクロック発生回路。
7. 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生方法であって、
   入力される前記参照クロックを分周して分周参照クロックとして出力するステップ、または、入力される前記出力クロックを分周して分周出力クロックとして出力するステップの少なくとも何れか一方と、
   前記分周参照クロックまたは前記分周出力クロックのうち何れか一方に対して、それぞれ位相の異なる複数の遅延クロックを生成するステップと、
   前記変調信号に応じて、前記参照クロックまたは前記出力クロックのうち前記遅延クロックに対応する方のクロックに基づくタイミングで、前記複数の遅延クロックのうちのいずれか１つを選択して出力するステップと、
   前記分周参照クロックまたは前記分周出力クロックのうち前記遅延クロックに対応しない方のクロックと選択された前記遅延クロックとの位相を比較し、比較結果に応じた信号を出力するステップと
   を備えることを特徴とするクロック発生方法。
8. 前記変調信号に応じて、前記参照クロックまたは前記出力クロックの分周値を可変に制御することを特徴とする請求項７に記載のクロック発生方法。
   

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