JP2007193751A - 半導体装置およびデータ入出力システム - Google Patents

Abstract

【課題】 外的要因による影響からシステムクロックの周期を短くし、高速化を図ることは困難であった。
【解決手段】 半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置を用いたデータ入出力システムに関し、特にシステムクロックに基づいてデータを入出力するシステムに関する。

半導体装置を複数搭載するシステムでは個々の半導体装置にシステムクロックと呼ばれるシステム全体を同期させる信号が配信される。個々の半導体装置がこのシステムクロックに同期して動作することで、システムとして同一タイミングの動作が実現される。システム内の半導体装置間でデータを転送する場合、送信側半導体装置と受信側半導体装置のクロックスキューあるいは送信側半導体装置の出力バッファからシステムボードのプリント基板配線部を経て受信側半導体装置の入力バッファに至る転送データの伝播時間は外部要因（電源電圧、温度等）によって変動する。そのため受信側半導体装置ではセットアップマージンおよびホールドマージンを充分に取る必要があり、システムクロックの高速化が困難であった。

図５に、このような従来のシステムの構成を示す。図５は、位相同期回路（以下、ＰＬＬ回路と称す）を用いて半導体装置間の同期を取るシステムを示している。図５の送信側半導体装置１の入力端子１３２にはシステムクロックが供給されている。このシステムクロックは、入力バッファ１０２を介して、ＰＬＬ回路１４１のリファレンス入力ｂ１点に入力される。ＰＬＬ回路１４１から出力されたクロックは、クロック分配ツリー１７１に供給される。クロック分配ツリー１７１は、複数のＣＴＳバッファ１７２とクロック分配配線で構成されている。クロック分配ツリー１７１を介して、スキューをできる限り抑えたクロックがフリップフロップ１５１、１５２等に供給されている。

クロック分配ツリー１７１の出力ｂ２点は入力バッファ１０３を介してＰＬＬ回路１４１のフィードバック入力にフィードバッククロックとして供給されている。なお、入力バッファ１０３はＰＬＬ回路１４１のリファレンス入力側の入力バッファ１０２と同じ遅延時間をフィードバックパスに加えるために挿入されている。したがって入力バッファ１０２と遅延特性が同じものであれば単なる遅延回路でもよい。

受信側の半導体装置２にも、入力端子２３２を介してシステムクロックが供給されている。このシステムクロックは入力バッファ２０２、ＰＬＬ回路２４１、クロック分配ツリー２７１を介してフリップフロップ２５１、２５２などに供給されている。受信側の半導体装置の構成は基本的に送信側の半導体装置１と同一であるため、詳細な説明は省略する。

このようなシステムにおいて、半導体装置間で、データ転送が行われる場合について説明する。送信側の半導体装置１では、外部からのデータは、データ入力端子１３１から入力され入力バッファ１０１を介してフリップフロップ１５１に供給される。フリップフロップ１５１は、ｂ２点のクロックに基づいてこのデータを取り込む。入力されたデータは、論理回路１６１によって演算され、処理結果がフリップフロップ１５２に格納される。処理結果のデータは、フリップフロップ１５２から出力バッファ１１１を介して出力される。出力されたデータは、出力端子１３３、半導体装置間の配線（例えばプリント基板の配線）３００、半導体装置２の入力端子２３１、入力バッファ２０１を経て、受信側の半導体装置２のフリップフロップ２５１に取り込まれる。

受信側の半導体装置２では、半導体装置１側と同じようにクロック分配ツリーの出力ｃ２点のクロックに基づいて、フリップフロップ２５１がデータを取り込む。これによって、半導体装置１から半導体装置２へのデータの転送が行われる。

図６に、上記の動作に基づいたタイミングチャートを示す。送信側の半導体装置１では、ＰＬＬ回路１４１のレファレンスＣＬＫ入力ｂ１点はシステムクロックのａ点に対して入力バッファ１０２の遅延ｔｐｄ１Ｉだけ位相が遅れる。クロック分配ツリー１７１の出力ｂ２点は、ｂ１点の位相に対して、入力バッファ１０３の遅延分だけ進んだ位相となっている。データ出力端子ｂ３点の位相はｂ２点から、さらに出力バッファ１１１の遅延ｔｐｄ１Ｏだけ遅れている（図６参照）。

受信側の半導体装置２では、配線３００の遅延をｔｐｄ３Ｏ、入力バッファ２０１の遅延ｔｐｄ２Ｉとすると、フリップフロップ２５１に対するデータ入力ｃ３点の位相はｂ３点の位相からｔｐｄ３Ｏ＋ｔｐｄ２Ｉだけ遅れている。一方、ＰＬＬレファレンスＣＬＫ入力ｃ１点はａ点に対して入力バッファ２０２の遅延ｔｐｄ２Ｉだけ位相が遅れている。

このような構成のシステムにおいて、フリップフロップ２５１のセットアップマージンをｔＳｅｔｕｐ（フリップフロップの入力データの変化点からクロックエッジまでの時間）およびホールドマージンをｔＨｏｌｄ（フリップフロップのクロック入力のクロックエッジから入力データの状態値を保持している時間）とすると、システムクロックの周期Ｔは、式（２）として表される。また、システムクロックの周期Ｔは、送信側の出力バッファ１１１による遅延ｔｐｄ１Ｏ、配線３００の遅延ｔｐｄ３０および受信側の入力バッファ２０１による遅延ｔｐｄ２ＩおよびセットアップマージンｔＳｅｔｕｐを考慮すると、式（１）であらわされる。なお、説明を簡単にするため本明細書では、フリップフロップのセットアップタイムおよびホールドタイムをそれぞれ０としてセットアップマージンｔＳｅｔｕｐ、ホールドマージンｔＨｏｌｄを規定する。したがって、
Ｔ＝ｔｐｄ１Ｏ＋ｔｐｄ３Ｏ＋ｔｐｄ２Ｉ＋ｔＳｅｔｕｐ ・・・（１）
Ｔ＝ｔＳｅｔｕｐ＋ｔＨｏｌｄ・・・（２）
ここで、
（１）より
ｔＳｅｔｕｐ＝Ｔ−（ｔｐｄ２Ｉ＋ｔｐｄ１Ｏ＋ｔｐｄ３Ｏ）・・・（３）
（２）と（３）より
ｔＨｏｌｄ＝ｔｐｄ２Ｉ＋ｔｐｄ１Ｏ＋ｔｐｄ３Ｏ・・・（４）
となる。

ここで、出力バッファの遅延、入力バッファの遅延などは外的要因（電源電圧、温度など）によって変動する値である。そのため、セットアップマージンｔＳｅｔｕｐおよびホールドマージンｔＨｏｌｄは、この変動分を吸収するためにある程度大きな値としなければならない。そのため、上記の周期Ｔを小さくすることが困難である。

これに対し特許文献１に開示された技術が存在する。特許文献１に示されたシステムを図７に示す。なお、図７では、図５と共通する構成については同一の符号を付し、その説明を省略する。図７の半導体装置１および２では、クロック分配ツリー１７１、２７１の出力ｂ２点、ｃ２点は入力バッファ１０３、２０３、出力バッファ１１３、２１３を介してＰＬＬ回路１４１、２４１のフィードバック入力にフィードバッククロックとして供給されている。図５に示した半導体装置１と比較して、ＰＬＬ回路１４１、２４１へのクロックのフィードバックパスに出力バッファ１１３、２１３が加えられている点が異なっている。

このような構成とすることにより、特許文献１に記載の技術では、送信側の半導体装置１の出力バッファ１１１による遅延の影響を受けない構成としている。この特許文献１に記載された装置のタイミングチャートを図８に示す。しかし、受信側のフィードバックパスに出力バッファ２１３が挿入されているため、この出力バッファによる遅延ｔｐｄ２Ｏを考慮して、特許文献1に記載のシステムのセットアップマージン、ホールドマージンを表すと以下のようになる。
ｔＳｅｔｕｐ＝Ｔ−（ｔｐｄ２Ｏ＋ｔｐｄ２Ｉ＋ｔｐｄ３０）・・・（５）
ｔＨｏｌｄ＝ｔｐｄ２Ｏ＋ｔｐｄ２Ｉ＋ｔｐｄ３０・・・（６）
特開２０００−３４７７６４号公報

しかしながら、特許文献１に記載の技術では、式（５）、（６）に受信側の半導体装置２の出力バッファによる遅延ｔｐｄ２Ｏが含まれることから判るように受信側の出力バッファ遅延の外的要因によってセットアップマージンｔＳｅｔｕｐおよびホールドマージンｔＨｏｌｄが変動する。そのため、特許文献１のような構成としても外的要因による影響からシステムクロックの周期Ｔを短くし、高速化を図ることは困難であった。

本発明の１態様によれば、半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。

また、本発明の１態様によれば、データ入出力システムは、システムクロックに基づいた第１の内部クロックに同期してデータを出力する第１の半導体装置と、システムクロックに基づいた第２の内部クロックに同期してデータを入力する第２の半導体装置とを有し、前記第１の内部クロックは、前記第２の内部クロックに対して前記第１の半導体装置の出力バッファ遅延に相当する位相分進んで生成されている。

セットアップマージン、ホールドマージンには半導体装置の出力バッファの遅延の影響を受けないようにする。さらに、セットアップマージンが緩和され、より高速にシステムを動作させることが出来る。

実施の形態１
図１は、本発明の実施の形態１に関わるシステムを示す構成図である。本実施の形態は、例えばマザーボードなどのシステムに複数の半導体装置を搭載し、マザーボードのシステムクロックに同期して複数の半導体装置が動作する場合を例に説明する。本実施形態のシステムは送信側の半導体装置１０、受信側の半導体装置２０を有している。送信側の半導体装置１０と受信側の半導体装置２０は、例えばプリント基板上の配線３００を通して接続されている。送信側、受信側の半導体装置１０、２０はそれぞれ、ＰＬＬ回路１４１、２４１、クロック分配ツリー１７１、２７１、フリップフロップ１５１、１５２、２５１、２５２、論理回路１６１、２６１、入力バッファ１０１〜１０３、２０１〜２０３、出力バッファ１１１、１１３、２１１、２１３およびスイッチＳＷ１、ＳＷ２を有している。

送信側の半導体装置１０を例に、本実施の形態のシステムに搭載される半導体装置について説明する。本実施の形態では、図１に示すａ点に入力されたシステムクロックは、入力端子１３２、入力バッファ１０２を介してＰＬＬ回路１４１にリファレンスクロックとして入力される。ＰＬＬ回路１４１は、このリファレンスクロックに基づいた内部クロックをクロック分配ツリー１７１に出力する。クロック分配ツリー１７１は、ＣＴＳバッファ１７２、クロック分配配線を介して半導体装置１０内のフリップフロップ１５１、１５２等にこのクロックを分配する。また、このクロック分配ツリー１７１の出力のｂ２点は、スイッチＳＷ１、出力バッファ１１３、入力バッファ１０３を介してフィードバッククロックとしてＰＬＬ回路１４１に入力される。

ここで、フィードバックパスに挿入される出力バッファ１１３および入力バッファ１０３は、半導体装置１０におけるデータを出力する出力バッファ１１１およびデータ、システムクロックが入力される入力バッファ１０１、１０２と同一の遅延特性を有するものであればよく、単なる遅延回路で構成することも可能である。

スイッチＳＷ１は、セレクタ１８１、１８２を有し、後述するフィードバックパス切り替え信号Ｓ１に基づいて、クロック分配ツリー１７１の出力を直接入力バッファ１０３に入力するか、出力バッファ１１３を介して入力バッファ１０３へ入力するかを選択するスイッチである。つまり、スイッチＳＷ１では、フィードバックパス選択信号によって、クロック分配ツリー１７１の出力ｂ２を図中ｄ点に出力する場合と、図中ｆ点に出力する場合がある。クロック分配ツリーの出力ｂ２を直接ｄ点に出力する場合、セレクタ１８２は、接地電位を選択し、出力バッファ１１３の動作の動作を停止させる。

この半導体装置１０が処理するデータはデータ入力端子１３１、入力バッファ１０１を介してフリップフロップ１５１に取り込まれ、論理回路１６１で処理が行われた後にフリップフロップ１５２に取り込まれる。フリップフロップ１５２に取り込まれたデータは出力バッファ１１１、出力端子１３３を介して出力される。論理回路１６１は、その処理に応じて、上記したフィードバックパス選択信号Ｓ１を出力する。本実施の形態では送信動作（出力）を行う場合にクロック分配ツリー１７１の出力ｂ２が出力バッファ１１３を介して入力バッファ１０３に入力され（ｂ２点をｆ点に接続する）、受信動作（入力）を行う場合はクロック分配ツリー１７１の出力を直接入力バッファ１０３に入力（ｂ２点をｄ点に接続）するものとする。

受信側の半導体装置２０は、基本的に送信側の半導体装置１０と同一の構成であるためその詳細な説明は省略する。

この半導体装置１０から、半導体装置２０に対してデータの転送が行われる場合、クロック分配ツリー１７１の出力ｂ２点のクロックに同期してフリップフロップ１５１にデータが取り込まれる。取り込まれたデータは論理回路１６１で処理が行われ、ｂ２点のクロックに同期してフリップフロップ１５２に取り込まれる。その後、データは出力バッファ１１１、出力端子１３３を介して出力される。半導体装置１０から出力されたデータは半導体装置間の配線３００、半導体装置２０の入力端子２３２、入力バッファ２０１を介してフリップフロップ２５１に取り込まれる。

図２は、上記の一連の動作におけるタイミングを示すタイミングチャートである。以下、図１および図２を参照して、上記の動作について詳細に説明する。

図１におけるａ点に図２の最上段で示すようなシステムクロックが与えられた場合、半導体装置１０のｂ１点のＰＬＬ回路１４１に入力されるリファレンスクロックは、入力バッファ１０２の遅延ｔｐｄ１Ｉだけ遅延した位相となる。また、ＰＬＬ回路１４１のフィードバック入力であるｂ４点は、このｂ１の位相にＰＬＬ回路１４１によって合わせられるためｂ１点と同位相となる（図２参照）。

ここで、半導体装置１０は送信側の装置であるため、ＳＷ１は、出力バッファ１１３、入力バッファ１０３を介してフィードバックするパスを選択している。そのため、このｂ２点の位相は、ｂ４点に対し、出力バッファ１１３の遅延ｔｐｄ１Ｏおよび入力バッファの遅延ｔｐｄ１Ｉ分だけ進んだ位相となっている。一方、ｂ３点で半導体装置から出力されるデータは、このｂ２点のクロックより出力バッファ１１１の遅延ｔｐｄ１Ｏだけ遅れた位相となる。そのため、図２に示すように半導体装置１０からはシステムクロック（ａ点）の位相と揃ったデータがｂ３点から出力される。

一方、半導体装置２０のフリップフロップ２５１に対して入力されるデータ（ｃ３点参照）は、ｂ３点のデータ変化から配線３００による遅延ｔｐｄ３Ｏ、入力バッファ２０１による遅延を持って変化する（図２、６段目波形参照）。半導体装置２０には、半導体装置１０と同じシステムクロックが与えられているため、ＰＬＬ回路２４１へのリファレンスクロックの入力ｃ１は、ａ点に対して入力バッファ２０２の遅延ｔｐｄ２Ｉに相当する位相差を有している。ＰＬＬ回路２４１に対するフィードバック入力ｃ４点も、このｃ１の位相にＰＬＬ回路によって合わせられるためｃ１とｃ４は同位相となる。

ここで半導体装置２０は、受信側の装置であるため、ＳＷ２は、出力バッファ１１３を介さずにフィードバックするパスを選択している。つまり、クロック分配配線の出力ｃ２点は、直接入力バッファ２０３に入力（ｃ２点とｉ点を接続）している。

そのため、ｃ２の位相はｃ４点の位相に対して入力バッファ２０３の遅延ｔｐｄ２Ｉ進んだ位相となっている。システムクロックの周期Ｔは、配線による遅延ｔｐｄ３Ｏ、入力バッファ２０１による遅延を考慮して以下の式で決定される。
Ｔ＝ｔｐｄ３Ｏ＋ｔｐｄ２Ｉ＋ｔＳｅｔｕｐ・・・（７）
Ｔ＝ｔＳｅｔｕｐ＋ｔＨｏｌｄ・・・（８）
式（７）、（８）より、セットアップマージンｔＳｅｔｕｐ、ホールドマージンｔＨｏｌｄは、以下のように計算できる。
ｔＳｅｔｕｐ＝Ｔ−（ｔｐｄ３Ｏ＋ｔｐｄ２Ｉ）・・・（１１）
ｔＨｏｌｄ＝ｔｐｄ３Ｏ＋ｔｐｄ２Ｉ・・・（１２）

上記の式から判るように、本実施の形態によれば、セットアップマージン、ホールドマージンの式には半導体装置１０、２０のどちらの出力バッファの遅延の項も含まれていない。

従来の技術では、たとえばｔｐｄ１Ｏとｔｐｄ２Ｏが３ｎｓ（ｔｙｐ）だとすると、電源電圧＋／−１０％、温度−４０℃〜１２５℃の条件では、それぞれ１．５ｎｓ〜４．５ｎｓまで変動する。ｔＳｅｔｕｐ、ｔＨｏｌｄのタイミングマージンは、その変動幅３ｎｓだけ少なくなるため、周期Ｔを短くすることは困難であった。

本実施の形態では出力バッファの項がないのでその変動幅３ｎｓ分、周期Ｔを短く設定することが出来る。そのため、システムクロックをより高い周波数に設定して高速に動作させることが可能である。

また、本実施の形態では、送信側の半導体装置１０でクロック分配ツリー１７１から出力されるクロックのクロックエッジを、受信側の半導体装置２０のクロック分配ツリー２７１から出力されるクロックエッジに比べ早めにして、タイミングマージンを増やしている。

実施の形態２
図３は、本発明の実施の形態２の構成を示す図である。図３において図１と共通する構成には同一の符号を付し、その説明を省略する。実施の形態２で実施の形態1と異なる点は、半導体装置１０と半導体装置２０の間で、相互にデータが転送される点である。そのため半導体装置１０の出力バッファ１１１は、双方向バッファ１２１に、半導体装置２０の入力バッファ２０１を双方向バッファ２２１に置き換えられている。双方向バッファ１２１は出力バッファ１１１と入力バッファ１０４、双方向バッファ２２１は出力バッファ２１２と入力バッファ２０１から構成されている。出力バッファ１１１はｔｐｄ１Ｏ、入力バッファ１０４はｔｐｄ１Ｉ、出力バッファ２１２はｔｐｄ２Ｏ、入力バッファ２０１はｔｐｄ２Ｉの遅延時間をそれぞれ持つものとする。

このように構成した場合、半導体装置１０、２０では、上記に説明したようにデータを送信する場合に出力バッファ１１３あるいは２１３を介してのフィードバックパスを選択し、データを受信する場合は、送信バッファ１１３あるいは２１３を通さないフィードバックパスが選択される。

また、このフィードバックパスを選択するフィードバックパス切り替え信号Ｓ１、Ｓ２に基づいて、双方向バッファの出力バッファをイネーブル状態もしくはディスイネーブル状態とする。双方向バッファの出力バッファがイネーブル状態の時は出力モード、ディスイネーブル状態の時は入力モードとなる。

例えば、半導体装置１０では、双方向バッファ１２１がデータを半導体装置２０へ送信する時には出力バッファ１１１がイネーブル状態（双方向バッファ２２１の出力バッファ２１２がディスイネーブル状態）、双方向バッファ１２１がデータを半導体装置２０から入力する時には出力バッファ１１１がディスイネーブル状態（双方向バッファ２２１の出力バッファ２１２がイネーブル状態）になる。双方向バッファ１２１、２２１内のイネーブル状態とディスイネーブル状態が逆にされる。

このように構成することで、第１の実施の形態と同様にシステムの高速化が可能になり、さらに半導体装置間での相互通信が可能になる。また、図３では半導体装置１０の出力バッファ１１１および半導体装置２０の入力バッファ２０１側のみ双方向バッファとなる例を記載しているが、半導体装置１０の入力バッファ１０１、半導体装置２０の出力バッファ２１１に関しても同様に双方向バッファとすることが可能である。

実施の形態３
図４は、本発明の実施の形態３の構成を示す回路図である。実施の形態２において示したように、双方向バッファを用いてデータ入出力を行う場合、双方向バッファには入力バッファおよび出力バッファが含まれている。そこで、実施の形態２でフィードバックパスに含まれていた出力バッファ１１３（２１３）および１０３（２０３）を、入出力に用いられる双方向バッファと同じものを用いて置き換えることが可能である。このように同じ双方向バッファを用いることにより、フィードバックパスにおける遅延特性が、データ入出力の遅延特性と略同一となるため、簡単な構成で、タイミングのずれを少なくすることが可能である。なお、この場合には、図３の入力バッファ１０３相当の遅延時間（ｔｐｄ１Ｉ）を持つ入力バッファ１０７、図３の入力バッファ２０３相当の遅延時間（ｔｐｄ２Ｉ）を持つ入力バッファ２０７をそれぞれ、セレクタ１８１とｂ２の間、セレクタ２８１とＣ２間に挿入する。ここで、入力バッファ１０７、入力バッファ２０７は、遅延時間が上述のとおり所望の値であれば単なるバッファや遅延回路でよいことはもちろんである。
以上説明したように、本願発明はセットアップマージン、ホールドマージンには半導体装置の出力バッファの遅延の影響を受けないようにしている。このために、セットアップマージンが緩和され、より高速にシステムを動作させることが出来る。

本発明の実施の形態１の構成を示す図である。 実施の形態１の動作を示すタイミングチャートである。 本発明の実施の形態２の構成を示す図である。 本発明の実施の形態３の構成を示す図である。 従来の構成を示す図である。 従来の動作を説明するタイミングチャートである。 従来の構成を示す図である。 従来の動作を説明するタイミングチャートである。

符号の説明

１０ 送信側半導体装置
２０ 受信側半導体装置
１０１、１０２、１０３、１０４、１０７ 入力バッファ
１１１、１１２、１１３ 出力バッファ
１２１ 双方向バッファ
１３１、１３２ 入力端子
１３３ 出力端子
１４１ ＰＬＬ回路
１５１、１５２ フリップフロップ
１６１ 論理回路
１７１ クロック分配ツリー
１７２ ＣＴＳバッファ
１８１、１８２ セレクタ
２０１、２０２、２０３、２０７ 入力バッファ
２１１、２１２、２１３ 出力バッファ
２２１ 双方向バッファ
２３１、２３２ 入力端子
２４１ ＰＬＬ回路
２５１、２５２ フリップフロップ
２７１ クロック分配ツリー
３００ 配線

Claims (7)

1. システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、
   前記内部クロックを生成する位相同期回路と、
   前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する半導体装置。
2. 前記半導体装置は、データを出力する場合に当該データを出力する出力バッファおよび前記システムクロックが入力される入力バッファの遅延に相当する遅延パスを選択し、データを入力する場合は前記入力バッファに相当する遅延パスを選択することを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置は前記データを入出力する双方向バッファを有することを特徴とする請求項１あるいは２に記載の半導体装置。
4. 前記遅延パスに、前記データを入出力する双方向バッファと同一のバッファを有することを特徴とする請求項３に記載の半導体装置。
5. システムクロックに基づいた第１の内部クロックに同期してデータを出力する第１の半導体装置と、
   システムクロックに基づいた第２の内部クロックに同期してデータを入力する第２の半導体装置とを有し、
   前記第１の内部クロックは、前記第２の内部クロックに対して前記第１の半導体装置の出力バッファ遅延に相当する位相分進んで生成されていることを特徴とするデータ入出力システム。
6. 前記第１の半導体装置は、前記システムクロックおよび第１の遅延を持ってフィードバックされた前記第１の内部クロックから当該第１の内部クロックを生成する第１の位相同期回路を有し、前記第２の半導体装置は、前記システムクロックおよび第２の遅延を持ってフィードバックされた前記第２の内部クロックから当該第２の内部クロックを生成する第２の位相同期回路を有していることを特徴とする請求項５に記載のデータ入出力システム。
7. 前記第１の遅延は、前記第１の半導体装置のデータ出力バッファおよびシステムクロック入力バッファの遅延に相当し、前記第２の遅延は前記第２の半導体装置のシステムクロック入力バッファの遅延に相当することを特徴とする請求項６に記載のデータ入出力システム。

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