KR100646333B1 - 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 - Google Patents

데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 Download PDF

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KR100646333B1
KR100646333B1 KR1020050090574A KR20050090574A KR100646333B1 KR 100646333 B1 KR100646333 B1 KR 100646333B1 KR 1020050090574 A KR1020050090574 A KR 1020050090574A KR 20050090574 A KR20050090574 A KR 20050090574A KR 100646333 B1 KR100646333 B1 KR 100646333B1
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Abstract

본 발명은 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것으로, 특히 다수의 등간격의 지연 시간차를 가지는 데이터 신호들을 생성하고 이를 단일 클록 신호를 이용하여 샘플링을 수행하는 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것이다. 그 장치는 제1데이터 신호를 지연 제어 신호에 따라 지연 시켜 소정 지연 시간차를 가지는 적어도 둘 이상의 제2데이터 신호들을 발생하는 신호 지연부; 상기 신호 지연부의 소정 지연 시간차를 제어하는 상기 지연 제어 신호를 발생하는 신호 지연 제어부; 및 클록 신호에 동기 되어 상기 제2데이터 신호들을 각각 샘플링하는 샘플링부를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 고속 전송의 경우에도 단일의 클록 신호만을 이용하므로 단일의 오실레이터만으로 클록 신호의 생성이 가능하며, 이로 인해 오실레이터 수에 비례하는 클록 신호의 지터 성분을 크게 줄일 수 있고, 클록 신호 대신에 데이터 신호의 위상 차를 이용하므로 상대적으로 스위칭 속도가 낮으므로 전력 소모를 줄일 수 있다. 또한, 다중 클록 신호를 분배할 필요가 없으므로 칩 제작시 회로 블록이나 배선이 용이하다.
샘플링, sampling, DLL, 지연동기루프, 루프필터, 위상검출부

Description

데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기{Data sampling device and method and high speed serial receiver using the same}
도 1은 종래의 직렬 송수신 회로를 설명하기 위한 도면이다.
도 2a 및 도 2b는 종래의 직렬 송수신회로의 샘플링 과정을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 데이터 샘플링 장치를 설명하기 위한 구성 블록도이다.
도 4a는 도 3에 도시된 지연 신호 제어부(30)의 일 실시예이다.
도 4b는 도 3에 도시된 신호 지연부(40)의 일 실시예이다.
도 4c는 도 3에 도시된 샘플링부(50)의 일 실시예이다.
도 4d는 도 3에 도시된 신호 선택 제어부(70)의 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 데이터 샘플링 장치의 개념을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 데이터 샘플링 장치를 이용한 고속 직렬 수신기의 일 실시예이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 송신기 20: 수신기
30: 지연 제어부 40: 신호 지연부
50: 샘플링부 60: 신호 선택부
70: 신호 선택 제어부 80: 직병렬 변환부
90: 클록 신호 발생부
본 발명은 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것으로, 특히 다수의 등간격의 지연 시간차를 가지는 데이터 신호들을 생성하고 이를 단일 클록 신호를 이용하여 샘플링을 수행하는 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것이다.
최근, 정보화 기술의 급속한 발전과 함께 정보 기기내 또는 장비 간의 데이터 통신에 있어서의 고속화 및 안정화된 데이터 통신을 요구에 따른 많은 송수신 회로들이 개발 및 상용화되고 있다. 특히, 이러한 송수신 회로는 외부의 각종 잡음원 및 송수신 회로 내의 잡음 성분에도 불구하고 안정화된 데이터 통신을 수행할 수 있어야 한다.
도 1은 종래의 직렬 송수신 회로를 설명하기 위한 도면으로, 송신기(10) 및 수신기(20) 및 그 사이의 보드 간 또는 시스템간의 통신 채널(15)로 구성된다.
먼저, 송신기(10)는 병렬 데이터를 직렬 변환하기 위한 제1클럭신호와 데이터 샘플링을 위한 제2클럭신호를 각각 발생하는 클록 발생부(1), 제1클럭신호에 따라 입력되는 병렬 입력 데이터(Din)를 직렬 데이터로 변환하기 위하여 순차적으로 선택 출력하는 멀티플렉서(2), 제2클럭 신호에 따라 멀티플렉서(2)의 직렬 데이터를 샘플링하는 리타이밍부(3), 리타이밍부(3)의 출력을 로직레벨로 증폭하고 버퍼링하는 출력 버퍼(4)로 구성된다. 또한, 수신기(20)는 직렬 입력 데이터를 버퍼링하는 입력 버퍼(11), 샘플링을 위한 제1클럭신호와 직렬데이터를 병렬 데이터로 변환하기 위한 제2클럭신호를 발생하는 클록 발생부(12), 제1클럭신호에 따라 입력되는 직렬 데이터를 샘플링하기 위한 리타이밍부(13), 제2클럭신호에 따라 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서(14)로 구성된다.
도 2a 및 도 2b는 종래의 직렬 송수신회로의 샘플링 과정을 설명하기 위한 도면이다.
먼저, 도 2a는 1비트의 직렬 데이터를 중앙 구간에서 한 번의 샘플링을 통해 데이터를 검출하는 것을 보여주며, 도 2b는 1비트의 직렬 데이터를 여러 번의 샘플링을 통해 데이터를 검출하는 것을 보여준다.
이때, 도 2a에 도시된 바와 같이, 한 번의 샘플링을 통해 데이터를 검출하는 경우에는 소비 전력은 크지 않으나, 클록 발생부(1, 12)의 지터 성분과 정적 위상 오프셋(static phase offset)으로 인한 지터 성분에 의해 타이밍 마진이 크게 줄어 든다는 단점을 있었다.
따라서, GHz 대역의 고속 데이터 링크에서는 도 2b에 도시된 바와 같이, 다중 클록 신호를 이용하여 여러 번의 샘플링을 통해 데이터를 검출하는 방식을 주로 이용하는데 이러한 방식은 각종 지터 성분 및 잡음 성분에 대한 충분한 타이밍 마진을 확보할 수 있으나, 내부 동작 속도의 증가로 소비 전력이 커지고 회로가 복잡해지는 단점을 가지게 된다. 또한, 다중 클록 신호를 생성하기 위한 위상 동기 루프(또는 지연 동기 루프)내의 오실레이터(oscillator) 개수가 늘어나게 되므로 클록 지터가 커지고 그 동작 속도가 크게 제한되는 문제점을 있었다.
상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 등간격의 지연 시간차를 가지는 다수의 데이터 신호를 단일의 클록 신호를 이용하여 샘플링을 수행하는 데이터 샘플링 장치 및 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 다수의 데이터 신호를 단일의 클록 신호를 이용하여 샘플링을 수행하는 데이터 샘플링 장치를 이용한 고속 직렬 수신기를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 데이터 샘플링 장치는 제1데이터 신호를 지연 제어 신호에 따라 지연 시켜 소정 지연 시간차를 가지는 적어도 둘 이상의 제2데이터 신호들을 발생하는 신호 지연부; 상기 신호 지연부의 소정 지연 시간차를 제어하는 상기 지연 제어 신호를 발생하는 신호 지연 제어부; 및 클록 신호에 동기 되어 상기 제2데이터 신호들을 각각 샘플링하는 샘플링부를 포함하는 것을 특징으로 한다.
또한, 상기 신호 지연부는 상기 지연 제어 신호에 따라 지연 시간이 제어되는 직렬 연결된 6개의 지연 소자로 구성되는 것이 바람직하며, 첫 번째, 세 번째 및 다섯 번째 지연 소자의 출력 신호들을 상기 제2데이터 신호들로서 출력하고, 총 지연 시간은 상기 제1데이터 신호의 1비트 타임으로 설정하는 것이 바람직하다.
또한, 상기 신호 지연 제어부는 제1클럭 신호를 상기 지연 제어 신호에 따라 지연 시키는 제2신호 지연부; 제2클럭 신호 및 상기 제2신호 지연부의 출력 신호의 위상 차를 검출하는 위상차 검출부; 및 상기 위상차 검출부로부터의 위상차 신호의 잡음 성분을 제거하고 이를 상기 지연 제어신호로서 출력하는 루프 필터를 포함하는 지연 동기 루프로 구성하는 것이 바람직하다. 이때, 신호 지연부와 마찬가지로 상기 제2신호 지연부는 상기 지연 제어신호에 따라 지연 시간이 제어되는 직렬 연결된 6개의 지연 소자로 구성되고, 총 지연 시간은 상기 제1데이터 신호의 1비트 타임이며, 상기 제1 및 제2클럭 신호는 상기 제1데이터 신호의 1비트 타임 만큼의 위상 차를 가지는 것이 바람직하다.
또한, 상기 샘플링부는 상기 클록 신호에 동기 되어 상기 제2데이터 신호들 각각 레치하고 이를 출력하는 레치 수단들 특히, D 플립플롭들로 구성하는 것이 바람직하다.
또한, 본 발명에 따른 데이터 샘플링 장치는 선택 신호에 따라 상기 샘플링 부로부터의 출력 신호들 중 어느 하나를 선택 출력하는 신호 선택부; 및 상기 샘플링부로부터의 출력 신호들을 순차적으로 입력받아, 비트 시작 위치를 검출하고 그 결과로서 상기 선택 신호를 발생하는 신호 선택 제어부를 더 포함할 수 있다. 이때, 상기 신호 선택부는 디멀티플렉서로 구성하고, 상기 신호 선택 제어부는 상기 샘플링부의 출력 신호들 중 비트의 중간 위치의 신호를 선택 출력하도록 하는 상기 선택 신호를 발생하는 것이 바람직하다. 또한, 상기 신호 선택 제어부는 상기 비트 시작 위치로부터 상기 샘플링부의 출력 신호들과 동수의 비트열 중 어느 한 비트가 다른 값을 가지는 경우 이를 오류로 판정하고 상기 신호 선택부의 선택을 변경하도록 상기 선택 신호를 조절함으로써, 잡음 성분 등에 의한 통신 오류를 보정하는 것이 바람직하다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 데이터 샘플링 방법은 제1데이터 신호를 지연시켜 소정 지연 시간차를 갖는 적어도 둘 이상의 제2데이터 신호들을 생성하는 제1단계; 상기 제2데이터 신호들의 소정 지연 시간차를 제어하는 제2단계; 및 클록 신호를 이용하여 상기 제2데이터 신호들을 샘플링하는 제3단계를 포함하는 것을 특징으로 한다.
이때, 상기 제2데이터 신호들의 소정 지연 시간차 범위는 상기 제1데이터 신호의 1비트 타임인 것이 바람직하다.
또한, 본 발명에 따른 데이터 샘플링 방법은 선택 신호에 따라 상기 제3단계에서 샘플링된 신호들 중 어느 하나를 선택 출력하는 제4단계; 및 상기 3단계에서 샘플링된 신호들을 순차적으로 입력받아 그 비트 시작 위치를 검출하고 그 결과로 서 상기 선택 신호를 발생하는 제5단계를 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 고속 직렬 수신기는 제1데이터 신호를 지연 제어 신호에 따라 지연 시켜 소정 지연 시간차를 가지는 적어도 둘 이상의 제2데이터 신호들을 발생하는 신호 지연부; 상기 신호 지연부의 소정 지연 시간차를 제어하는 상기 지연 제어 신호를 발생하는 신호 지연 제어부; 제1클럭 신호에 동기 되어 상기 제2데이터 신호들을 각각 샘플링하는 샘플링부; 선택 신호에 따라 상기 샘플링부로부터의 출력 신호들 중 어느 하나를 선택 출력하는 신호 선택부; 상기 샘플링부로부터의 출력 신호들을 순차적으로 입력받아, 비트 시작 위치를 검출하고 그 결과로서 상기 선택 신호를 발생하는 신호 선택 제어부; 제2클럭 신호에 동기 되어 상기 신호 선택부로부터의 출력 신호를 병렬로 변환하는 직병렬 변환부; 및 상기 제1 및 제2클럭 신호를 각각 발생하는 클록 신호 발생부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 따른 직렬 데이터 샘플링 장치를 설명하기 위한 구성 블록도를 도시한 것으로, 그 장치는 지연 제어부(30), 지연 신호 발생부(40), 샘플링부(50), 신호 선택부(60) 및 신호 선택 제어부(70)로 구성된다.
먼저, 지연 신호 제어부(30)는 제1 및 제2클럭 신호(CL1~CL2)를 각각 입력받아, 두 클록 신호(CL1, CL2)의 위상 차에 따라 지연 제어 신호(VCTRL)를 발생한다. 이때, 제1클럭 신호(CL1)의 위상은 제2클럭 신호(CL2)보다 빠르며, 그 위상 차는 1 비트 타임(bit time)(TBIT)이다.
지연 신호 발생부(40)는 입력되는 직렬 데이터 신호(Di)를 지연 제어 신호(VCTRL)에 따라 등간격의 지연 시간차를 가지도록 지연시켜 복수의 지연 신호들을 각각 발생한다.
샘플링부(50)는 하나의 클록 신호(CLK)에 따라 지연 신호 발생부(40)로부터의 복수의 지연 신호들을 샘플링하고, 동일 수의 샘플링 신호들을 출력한다.
신호 선택부(60)는 선택 신호(SEL)에 따라 샘플링부(50)로부터의 복수의 샘플링 신호들 중 어느 하나를 선택 출력하며, 디멀티플렉서(demultiplexer)로 구성된다.
신호 선택 제어부(60)는 샘플링부(50)로부터의 순차적으로 입력되는 복수의 샘플링 신호들을 입력받아, 이를 이용하여 실제 직렬 데이터의 비트 시작 위치를 판단하고 그 결과로서 선택 신호(SEL)를 발생한다.
도 4a는 도 3에 도시된 지연 신호 제어부(30)의 일 실시예를 도시한 것으로, 지연 신호 발생부(31), 위상 검출부(33) 및 루프 필터(35)로 구성된다.
먼저, 지연 신호 발생부(31)는 6개의 직렬 연결된 지연 소자(D1~D6)로 구성되며, 각 지연 소자는 지연 제어 신호(VCTRL)에 따라 지연 시간(δ)이 결정된다. 따라서, 최종 지연 소자(D6)의 출력 신호(CLX)는 제1클럭 신호(CL1)보다 6 x δ 만큼 지연된 신호다. 이때, 지연 소자의 개수는 변경될 수 있다.
위상 검출부(33)는 지연 신호 발생부(31)의 출력 신호(CLX)와 제2 클록 신호 (CL2)의 위상 차를 검출하고, 그 결과로서 위상 차 신호(PD)를 발생한다.
이어서, 루프 필터(35)는 위상 차 신호(PD)중 불필요한 잡음 성분을 제거하고 최종 지연 제어신호(VCTRL)로서 출력한다.
상술한 구성을 가지는 지연 신호 제어부(30)는 지연 신호 발생부(31)의 최종 출력 신호(CLX)와 제2클럭 신호(CL2)의 상승(또는 하강) 위상 차가 없는 방향으로 동작하는 부궤환 루프로 구성되는 지연 동기 루프(Delay Locked Loop)로, 수렴 과정을 거쳐 최종적으로 총 지연 시간(6δ)은 제1 및 제2클록신호(CL2) 사이의 위상 차와 동일한 1비트 타임(TBIT)이 된다.
도 4b는 도 3에 도시된 지연 신호 발생부(40)의 일 실시예를 도시한 것으로, 6개의 직렬 연결된 지연 소자들(D7~D12)로 구성되며, 도 4a에 도시된 지연 신호 발생부(31)와 동일한 구성이다.
상술한 바와 같이, 지연 신호 발생부(40)의 지연 소자들(D7~D12)은 지연 신호 제어부(30)로부터의 지연 제어 신호(VCTRL)에 따라 지연 시간(δ)이 결정되므로 최종 출력 신호(Dix)는 1비트 타임(TBIT) 만큼 지연된다. 따라서, 지연 신호 발생부(40)는 직렬 데이터 신호(Di)를 입력받아, 등간격의 지연 시간차를 가지는 복수의 지연 신호들(Di1~Di3)을 각각 발생한다. 즉, 1, 3, 및 5번째 지연소자들(D7, D9, D11)의 출력 신호들(Di1, Di2, Di3) 각각은 전체 지연 시간(1TBIT)을 1/3 등간격으로 나눈 만큼의 지연 시간차를 가진다.
도 4c는 도 3에 도시된 샘플링부(50)의 일 실시예를 도시한 것으로, 샘플링 동작을 수행하는 샘플링부(50)는 클록 신호(CLK)에 동기 되어 지연 신호 발생부(40)로부터의 3개의 지연 신호들(Di1~Di3)을 각각 레치하고 이를 샘플링 신호들(SDi1~SDi3)로서 각각 출력하는 3개의 D 플립플롭들(DF1~DF3)로 구성된다.
도 4d는 도 3에 도시된 신호 선택 제어부(70)의 동작을 설명하기 위한 도면이다.
도 4d에 도시된 바와 같이, 신호 선택 제어부(70)는 샘플링부(50)로부터의 3비트 샘플링 신호들을 순차적으로 입력받아, 각 비트의 시작 위치를 검출하고 그 결과로서 선택 신호를 생성한다.
먼저, 정상적인 경우에는 연속적인 샘플링 신호 스트림은 3비트가 동일 값을 가지므로, 도 4d에 도시된 바와 같이, 비트 시작 위치(S1~S3)를 검출할 수 있으며, 동일 값을 가지므로 3비트 중 어느 비트를 선택 출력해도 동일한 결과를 얻을 수 있으나, 오류 가능성이 적은 두 번째 비트를 선택하도록 선택 신호(SEL)를 발생하는 것이 바람직하다.
또한, 잡음 성분 등에 의해 비트 시작 위치(S4)의 3비트('101')중 두 번째 비트(E1)만 값이 다른 경우에는 다른 비트와 다른 값을 가지는 두 번째 비트(E1) 값이 오류일 가능성이 크므로 이를 오류로 판정하고 첫 번째 또는 세 번째 비트를 선택하도록 신호 선택부(60)를 제어한다. 이외에도 연속되는 3비트가 '001', '010', '100', '110', 및 '011'인 경우에도 마찬가지로 동작한다.
상술한 바와 같이, 본 발명에 따른 직렬 데이터 샘플링 방법 및 장치는 도 5에 도시된 바와 같이, 종래의 다중 샘플링 클록 신호를 이용하는 대신에 직렬 데이 터 신호를 등간격의 지연 시간차를 가지는 복수의 지연 신호로 생성한 후, 이를 하나의 샘플링 클록 신호만을 이용하여 샘플링을 수행한다.
따라서, 클록 신호는 동작 주파수에 대해 계속적인 토글링이 일어나지만 데이터 신호의 경우에는 스위칭 동작이 클록 신호의 50% 미만이므로 전력 소모를 감소 시킬 수 있다.
또한, 다수 개의 클록 신호를 분배할 필요가 없으므로 칩 제작시에 회로 블록 및 배선 배치가 용이하다는 장점을 가진다.
또한, 종래에 다수의 오실레이터(oscillator)를 사용하는 데 비해 비트 타임당 한 개의 클록 신호만 필요하므로 단일의 오실레이터만으로 클록 신호 생성이 가능하며, 또한 오실레이터의 수에 비례하는 지터 성분을 크게 줄일 수 있다.
도 6은 본 발명에 따른 직렬 데이터 샘플링 장치를 이용한 고속 직렬 데이터 수신기의 일 실시예를 도시한 것으로, 중복 설명을 피하기 위하여 도 3과 중복되는 구성 요소는 동일 도면 부호를 사용하고 상세 설명을 생략하기로 한다.
도 6에 도시된 고속 직렬 데이터 수신기는 입력 버퍼(22), 지연 제어부(30), 지연 신호 발생부(40), 샘플링부(50), 신호 선택부(60), 신호 선택 제어부(70), 직병렬 변환부(80) 및 클록 신호 발생부(90)로 구성된다.
입력 버퍼(22)는 채널(미도시) 상에서 입력되는 입력 데이터(DIN)를 로직 레벨로 증폭 및 버퍼링한다.
직병렬 변환부(80)는 클록 신호(CLK2)에 동기 되어 신호 선택부(60)로부터 순차적으로 입력되는 직렬 데이터를 병렬 데이터로 변환한다.
클록 신호 발생부(90)는 클록 신호들(CLK, CLK2)을 각각 발생하며, 주로 위상 동기 루프 또는 지연 동기 루프로서 구성된다.
상기 구성에 따른 동작을 살펴보면, 입력 버퍼(22)를 통해 로직 레벨로 증폭된 데이터(Di)는 지연 신호 발생부(40)를 통해 지연 제어부(30)의 지연 제어신호(VCLRL)에 따라 지연 처리되어 등간격의 지연 시간차를 가지는 복수의 데이터 신호들로서 출력된다.
이때, 샘플링부(50)는 클록 신호 발생부(90)로부터 발생되는 클록 신호(CLK)에 동기 되어 지연 신호 발생부(40)로부터 출력되는 데이터 신호들을 각각 샘플링한다. 이어서, 신호 선택 제어부(70)는 샘플링부(50)로부터 샘플링된 신호들을 순차적으로 입력받아, 그 비트 시작 위치를 검출하고 그 결과에 따라 선택 신호를 발생한다.
그러면, 신호 선택부(60)는 선택 신호에 따라 샘플링된 신호들 중 어느 하나를 선택 출력하고, 최종 직병렬 변환부(80을 통해 병렬 데이터(DOUT)로 변환 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 데이터 샘플링 장치 및 방법은 종래의 다중 클록 신호를 이용하는 샘플링 방식 대신에 데이터 자체를 등간격의 지연 시간차를 갖는 데이터 신호를 생성한 후, 이를 이용하여 샘플링을 수행한다.
따라서, 고속 전송의 경우에도 단일의 클록 신호만을 이용하므로 단일의 오실레이터만으로 클록 신호의 생성이 가능하며, 이로 인해 오실레이터 수에 비례하는 클록 신호의 지터 성분을 크게 줄일 수 있다.
또한, 클록 신호 대신에 데이터 신호의 위상 차를 이용하므로 상대적으로 스위칭 속도가 낮으므로 전력 소모를 줄일 수 있다.
또한, 다중 클록 신호를 분배할 필요가 없으므로 칩 제작시 회로 블록이나 배선이 용이하다.

Claims (22)

  1. 제1데이터 신호를 지연 제어 신호에 따라 지연 시켜 소정 지연 시간차를 가지는 적어도 둘 이상의 제2데이터 신호들을 발생하는 신호 지연부;
    상기 신호 지연부의 소정 지연 시간차를 제어하는 상기 지연 제어 신호를 발생하는 신호 지연 제어부; 및
    클록 신호에 동기 되어 상기 제2데이터 신호들을 각각 샘플링하는 샘플링부를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  2. 제1항에 있어서, 상기 신호 지연부는 상기 지연 제어 신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성된 것을 특징으로 하는 데이터 샘플링 장치.
  3. 제2항에 있어서, 상기 지연 소자들은 6개인 것을 특징으로 하는 데이터 샘플링 장치.
  4. 제3항에 있어서, 상기 제2데이터 신호들은 6개의 지연 소자 중 첫 번째, 세 번째 및 다섯 번째 지연 소자의 출력 신호들인 것을 특징으로 하는 데이터 샘플링 장치.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 신호 지연부의 총 지연 시간은 상기 제1데이터 신호의 1비트 타임인 것을 특징으로 하는 데이터 샘플링 장치.
  6. 제1항에 있어서, 상기 신호 지연 제어부는 제1클럭 신호를 상기 지연 제어 신호에 따라 지연 시키는 제2신호 지연부;
    제2클럭 신호 및 상기 제2신호 지연부의 출력 신호의 위상 차를 검출하는 위상차 검출부; 및
    상기 위상차 검출부로부터의 위상차 신호의 잡음 성분을 제거하고 이를 상기 지연 제어신호로서 출력하는 루프 필터를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  7. 제6항에 있어서, 상기 제2신호 지연부는 상기 지연 제어신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성된 것을 특징으로 하는 데이터 샘플링 장치.
  8. 제7항에 있어서, 상기 제2신호 지연부의 지연 소자는 6개인 것을 특징으로 하는 데이터 샘플링 장치.
  9. 제6항 내지 제8항중 어느 한 항에 있어서, 상기 제2신호 지연부의 총 지연 시간은 상기 제1데이터 신호의 1비트 타임인 것을 특징으로 하는 데이터 샘플링 장치.
  10. 제6항에 있어서, 상기 제1 및 제2클럭 신호는 상기 제1데이터 신호의 1비트 타임 만큼의 위상 차를 가지는 것을 특징으로 하는 데이터 샘플링 장치.
  11. 제1항에 있어서, 상기 샘플링부는 상기 클록 신호에 동기 되어 상기 제2데이터 신호들 각각 레치하고 이를 출력하는 레치 수단들로 구성된 것을 특징으로 하는 데이터 샘플링 장치.
  12. 제11항에 있어서, 상기 레치 수단들은 D 플립플롭인 것을 특징으로 하는 데이터 샘플링 장치.
  13. 제1항에 있어서, 선택 신호에 따라 상기 샘플링부로부터의 출력 신호들 중 어느 하나를 선택 출력하는 신호 선택부; 및
    상기 샘플링부로부터의 출력 신호들을 순차적으로 입력받아, 비트 시작 위치를 검출하고 그 결과로서 상기 선택 신호를 발생하는 신호 선택 제어부를 더 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  14. 제13항에 있어서, 상기 신호 선택부는 디멀티플렉서인 것을 특징으로 하는 데이터 샘플링 장치.
  15. 제13항에 있어서, 상기 신호 선택 제어부는 상기 샘플링부의 출력 신호들 중 비트의 중간 위치의 신호를 선택 출력하도록 하는 상기 선택 신호를 발생하는 것을 특징으로 하는 데이터 샘플링 장치.
  16. 제13항 및 제15항중 어느 한 항에 있어서, 상기 신호 선택 제어부는 상기 비트 시작 위치로부터 상기 샘플링부의 출력 신호들과 동수의 비트열 중 어느 한 비 트가 다른 값을 가지는 경우 이를 오류로 판정하고 상기 신호 선택부의 선택을 변경하도록 상기 선택 신호를 조절하는 것을 특징으로 하는 데이터 샘플링 장치.
  17. 제1항에 있어서, 상기 신호 지연 제어부는 지연 동기 루프인 것을 특징으로 하는 데이터 샘플링 장치.
  18. 제1항에 있어서, 상기 제2데이터 신호들은 등간격의 지연 시간차를 가지는 것을 특징으로 하는 데이터 샘플링 장치.
  19. 제1데이터 신호를 지연시켜 소정 지연 시간차를 갖는 적어도 둘 이상의 제2데이터 신호들을 생성하는 제1단계;
    상기 제2데이터 신호들의 소정 지연 시간차를 제어하는 제2단계; 및
    클록 신호를 이용하여 상기 제2데이터 신호들을 샘플링하는 제3단계를 포함하는 것을 특징으로 하는 데이터 샘플링 방법.
  20. 제19항에 있어서, 상기 제2데이터 신호들의 소정 지연 시간차 범위는 상기 제1데이터 신호의 1비트 타임인 것을 특징으로 하는 데이터 샘플링 방법.
  21. 제19항에 있어서, 선택 신호에 따라 상기 제3단계에서 샘플링된 신호들 중 어느 하나를 선택 출력하는 제4단계; 및
    상기 3단계에서 샘플링된 신호들을 순차적으로 입력받아 그 비트 시작 위치를 검출하고 그 결과로서 상기 선택 신호를 발생하는 제5단계를 더 포함하는 것을 특징으로 하는 데이터 샘플링 방법.
  22. 제1데이터 신호를 지연 제어 신호에 따라 지연 시켜 소정 지연 시간차를 가지는 적어도 둘 이상의 제2데이터 신호들을 발생하는 신호 지연부;
    상기 신호 지연부의 소정 지연 시간차를 제어하는 상기 지연 제어 신호를 발생하는 신호 지연 제어부;
    제1클럭 신호에 동기 되어 상기 제2데이터 신호들을 각각 샘플링하는 샘플링부;
    선택 신호에 따라 상기 샘플링부로부터의 출력 신호들 중 어느 하나를 선택 출력하는 신호 선택부;
    상기 샘플링부로부터의 출력 신호들을 순차적으로 입력받아, 비트 시작 위치를 검출하고 그 결과로서 상기 선택 신호를 발생하는 신호 선택 제어부;
    제2클럭 신호에 동기 되어 상기 신호 선택부로부터의 출력 신호를 병렬로 변환하는 직병렬 변환부; 및
    상기 제1 및 제2클럭 신호를 각각 발생하는 클록 신호 발생부를 포함하는 것을 특징으로 하는 고속 직렬 수신기.
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