JP4517891B2

JP4517891B2 - シリアル／パラレル変換回路及びパラレル／シリアル変換回路

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Publication number: JP4517891B2
Application number: JP2005053169A
Authority: JP
Inventors: 英明小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2010-08-04
Anticipated expiration: 2025-02-28
Also published as: US20060192701A1; US7446680B2; US7307559B2; US20080001794A1; JP2006238302A

Description

本発明は、シリアル／パラレル変換回路及びパラレル／シリアル変換回路に関し、更に詳しくは、送受信される信号にダミーデータ（冗長データ）を含ませる信号伝送方式を採用するシリアル／パラレル変換回路及びパラレル／シリアル変換回路に関する。

パラレル／シリアル変換回路、及び、シリアル／パラレル変換回路を用いて高速信号伝送を行うＳｅｒＤｅｓ伝送方式が知られている。近年のＳｅｒＤｅｓ伝送における高周波数化にともない、シリアルデータ伝送用のクロックを生成するためのＰＬＬには、高周波で非常に小さなジッタ性能が要求されるようになっている。そのような要求性能を満たすために、大きな周波数範囲を有し且つ小さな周波数設定幅を有するＰＬＬを用いる必要性が増している。

しかし、ＬＳＩ装置内部では、例えば消費電力低減のために、一時的にクロック周波数を下げることが行われており、ＳｅｒＤｅｓ伝送の周波数とは独立に周波数設定が可能なＰＬＬが必須である。しかし、従来のＳｅｒＤｅｓ伝送方式では、パラレル／シリアル変換に際して、パラレルデータのビット数とパラレル／シリアル間の周波数変換レシオとが一定であり、このため、シリアル伝送周波数とＬＳＩ装置の内部周波数とを独立に設定することができなかった。

特許文献１には、第１のクロックに同期して入力されダミーデータを含むシリアルデータを、一旦バッファで保持し、このバッファに保持されたデータの有効又は無効を複数のビットを含むデータセル単位で判断する判断手段を備えるシリアル／パラレル変換回路が記載されている。このシリアル／パラレル変換回路では、有効と判断されたデータセルのみを第１のクロックよりも遅い第２のクロックに同期して出力する。これによって、第１のクロックで送信されたシリアルデータを、より周波数が低い第２のクロックでパラレルデータとして送信することを可能にしている。

特開２００２−１３５１３２号

特許文献１に記載の技術では、第１のクロックで生成されたシリアルデータを、それよりも遅い第２のクロックに同期してパラレルデータを送信することを可能にし、これによって、シリアル／パラレル変換回路に、周波数変換機能を持たせている。しかし、この技術では、シリアルデータを複数のビットを含むデータセル単位で有効又は無効と判断しており、パラレルデータに変換する周波数のステップ幅が限定されるという問題がある。

変換できる周波数のステップ幅が広いと、パラレルデータと同期関係にある内部ロジックの周波数のステップ幅も、シリアルデータ用ＰＬＬの周波数ステップ幅で制約を受けることになり、動的な動作周波数低減によるＬＳＩ装置の低消費電力化対策、及び、可変周波数を前提としたＳｅｒＤｅｓ伝送方式のためのシステム試験に使用する際の制約となる。

本発明は、上記に鑑み、ＳｅｒＤｅｓ伝送方式に特に好適に用いられる、高速動作のＬＳＩ装置に適したシリアル／パラレル変換回路及びパラレル／シリアル変換回路であって、動作周波数の可変ステップ幅が狭く設定でき、従って、ＳｅｒＤｅｓ伝送方式での伝送の信号変換に使用した際に、動作周波数を動的に低減することによるＬＳＩ装置の低消費電力化、及び、任意の低周波数でのシステム試験等を可能にするシリアル／パラレル変換回路及びパラレル／シリアル変換回路を提供することを目的とする。

上記目的を達成するために、本発明のパラレル／シリアル変換回路は、所定数（ｍ）以下の範囲で可変に設定される整数ｍ１（但し０≦ｍ１≦ｍ）を指定する選択信号を生成する選択信号生成回路と、
第１のクロック信号に同期したｎビットのパラレルデータ及び前記所定数のビットのパラレル冗長データを入力し、前記選択信号で指定される整数ｍ１に基づいて、前記ｎビットのパラレルデータと共に前記所定数のビットから選択されたｍ１ビットのパラレル冗長データを選択し、（ｎ＋ｍ１）ビットのシリアルデータに変換するパラレル／シリアル変換部と、
前記（ｎ＋ｍ１）ビットのシリアルデータを、第１のクロック信号の周波数の（ｎ＋ｍ１）倍の周波数を有する第２のクロック信号に同期させるシリアル出力同期回路とを備えることを特徴とする。

また、本発明のシリアル／パラレル変換回路は、上記本発明のパラレル／シリアル変換回路からシリアルデータを入力するシリアル／パラレル変換回路であって、
前記第２のクロック信号に同期して、前記（ｎ＋ｍ１）ビットのシリアルデータのうち、前記ｎビットのパラレルデータに対応するｎビットのシリアルデータを選択する選択回路と、該選択回路の出力から第３のクロック信号に同期したｎビットのパラレルデータを生成する同期回路とを備えることを特徴とする。

本発明のパラレル／シリアル変換回路は、固定長ｍビットのパラレル冗長データからｍ１ビットのパラレル冗長データを選択し、ｎビットのパラレルデータと共にシリアルデータに変換する構成により、パラレル／シリアル変換の際の周波数比が細かく設定できる。このため、ＳｅｒＤｅｓ信号伝送方式を採用する信号伝送システムでの信号変換に使用すると、ｍ１を適当に選定することにより、ＬＳＩの内部ロジック周波数を、シリアル伝送における周波数とは独立に細かく設定できる。このため、ＬＳＩの内部周波数を下げることによる消費電力の低減が容易になり、また、シリアル伝送における伝送試験に際して試験に使用する周波数の制約が小さくなる。

本発明の好ましい例では、前記第３のクロック信号は、前記第１のクロック信号、又は、前記第１のクロック信号と同じ周波数のクロック信号である。

図１は、本発明の一実施形態に係るパラレル／シリアル変換回路及びシリアル／パラレル変換回路を有する送受信回路の全体構成を示すブロック図である。１は送信側ＬＳＩ装置、２は受信側ＬＳＩ装置、３はＬＳＩ装置間の伝送線を示す。送信側ＬＳＩ装置１は、送信側ＬＳＩ内部ロジック４、パラレル／シリアル変換回路５、及び、シリアル伝送用送信回路６を備える。受信側ＬＳＩ装置２は、シリアル伝送用受信回路７、シリアル／パラレル変換回路８、及び、受信側ＬＳＩ内部ロジック９を備える。

図２を参照し、図１のパラレル／シリアル変換回路５の詳細について説明する。パラレル／シリアル変換回路５は、内部クロック信号CLK1を生成する内部ロジック用ＰＬＬ２１、パラレルデータを内部クロック信号CLK1に同期させるパラレルデータ同期回路２２、シリアル伝送用クロック信号CLK2を生成するシリアル伝送用ＰＬＬ２３、ｍ以下の任意の数を指定する内部周波数制御信号を受信しセレクタ信号SELを生成するセレクタ信号生成回路２４、セレクタ信号SELに応答してｎビットのパラレルデータ及び指定されたビット数のパラレル冗長データを選択してパラレル／シリアル変換を行う（ｎ＋ｍ）入力パラレルデータセレクタ２５、及び、シリアル変換されたデータを信号伝送用クロック信号に同期させるシリアル出力同期回路２６から構成される。

I1〜Inは、内部ロジックで生成された送信データ（パラレルデータ）、IX1〜IXmは、付加されるダミーデータ（パラレル冗長データ）、DD1〜DDnは、Ｉ１〜Ｉｎを内部ロジック用ＰＬＬ２１で生成されたクロック信号CLKIで同期化したパラレルデータ信号、DDX1〜DDXmは、ダミーデータIX1〜IXmを内部ロジック用クロック信号CLKIで同期化したパラレルダミー信号、SOUTは、パラレルデータDD1〜DDnに、パラレルダミー信号DDX1〜DDXmを付加した後に、パラレル／シリアル変換回路５によりシリアル化されたシリアルデータ、DOUTは、シリアルデータSOUTをシリアル伝送用ＰＬＬ２３で生成されたシリアル伝送用クロックCLKOにより同期化したシリアルデータ信号である。

内部ロジック用ＰＬＬ２１は、内部周波数制御信号により出力周波数が制御される。また、セレクタ信号生成回路２４は、内部周波数制御信号と連動して、パラレルデータセレクタ２５の入力ビット数をｎ〜（ｎ＋ｍ）の間に可変に設定するためのセレクタ信号SELを生成する。なお、ｍは任意の正の整数である。

図３を参照し、図１のシリアル／パラレル変換回路８の詳細について説明する。シリアル／パラレル変換回路８は、シリアル伝送用クロック信号CLK0を生成するシリアル伝送用ＰＬＬ３１、パラレル／シリアル変換回路５からシリアルデータを受信する（ｎ＋ｍ）ビットシフト回路３２、内部クロック信号CLK1を生成する内部ロジック用ＰＬＬ３３、及び、（ｎ＋ｍ）ビットシフト回路３２から入力したｎビットのパラレルデータを内部クロック信号CLK1に同期させる内部信号同期回路３４からなる。RINは、伝送線３を用いて送信側ＬＳＩ装置１から伝送されてきたシリアルデータ信号、RD1〜RDn、RDX1〜RDXｍは、シリアルデータ信号RINを、シリアル伝送用ＰＬＬ３１で生成されたシリアル伝送用クロックCLKOでシフト動作する（ｎ＋ｍ）ビットシフト回路３２を用いてパラレルデータ化されたパラレルデータ信号及びパラレルダミー信号、RO1〜Ronは、パラレルデータ信号RD1〜RDnを、内部ロジック用ＰＬＬ３３で生成された内部ロジック用クロックCLKIで同期化したデータ信号である。このデータ信号RO1〜Ronは、内部クロック信号CLK1で同期して動作するＬＳＩ装置内部に入力される。

以上詳細に実施例の構成を述べたが、図１のシリアル伝送用送信回路６、シリアル伝送用受信回路７、内部ロジック用ＰＬＬ２１、３３、シリアル伝送用ＰＬＬ２３、３１、セレクタ生成回路２４は、当業者にとってよく知られており、その詳細な構成は省略する。

次に、図４のタイミングチャートを参照し、図２のパラレル／シリアル変換回路５の動作について説明する。図４は、内部ロジック用ＰＬＬ２１で生成された内部ロジック用クロック信号CLKIで同期化されたパラレルデータ信号DD1〜DDn及びパラレルダミー信号DDX1〜DDXmと、これらのパラレル信号をシリアルデータDOUTに変換する（ｎ＋ｍ）入力パラレルデータセレクタ回路２５の制御信号として入力するセレクタ信号SELと、その出力信号とを示している。セレクタ信号SELは、内部周波数制御信号により最大カウント数が（ｎ＋ｍ）ビットに制御された、シリアル伝送用クロックCLKOに同期したカウンタ出力信号である。セレクタ信号SELにより、パラレルデータ信号DD1〜DDn及びDDX1〜DDXmが選択され、セレクタ出力信号SOUTに出力される。セレクタ出力信号SOUTは、シリアル出力同期回路２６により、シリアル伝送用クロックCLKOに同期化されてシリアル出力端子DOUTに出力される。

内部周波数制御信号が（ｎ＋ｍ１）ビットの時には、内部クロック用ＰＬＬ回路の内部クロック信号CLK1の周期ＴCLK1が、シリアル伝送用ＰＬＬ回路のクロック信号CLK0の周期ＴCLK0によって、ＴＣＬＫ１＝（ｎ＋ｍ１）ＴＣＬＫ０と表され、（ｎ＋ｍ）入力パラレルデータセレクタ回路２５に入力されるセレクタ信号ＳＥＬは、（ｎ＋ｍ１）ビットのパラレルデータをシリアルデータに変換する。ここで、ｍ１は０からその最大値ｍまでの間で可変である。これによって、内部クロック用ＰＬＬ回路のクロック信号CLK1の周期ＴCLK1が可変となる。

次に、図５のタイミングチャートを参照し、図３のシリアル／パラレル変換回路８の動作について説明する。図５は、外部より入力されたシリアル信号RINを、シリアル伝送用ＰＬＬ３３により生成されたシリアル伝送用クロックCLKOのタイミングで（ｎ＋ｍ１）ビットだけシフト動作した後の、（ｎ＋ｍ）ビットシフト回路３２の出力信号と、内部ロジック用ＰＬＬで生成された内部ロジック用クロック信号CLKIに同期したパラレルデータに変換する内部信号同期回路３４の入力信号と、出力信号とを示す。

外部より入力されたシリアル信号RINは、シリアル伝送用ＰＬＬ３３により生成されたシリアル伝送用クロックCLKOのタイミングで（ｎ＋ｍ）ビットシフト回路内３２でシフトされ、（ｎ＋ｍ１）クロックサイクル後に（ｎ＋ｍ）ビットシフト回路３２の出力信号RD1〜RDnに出力される。（ｎ＋ｍ）ビットシフト回路の出力信号RD1〜RDｎは、内部信号同期回路３４で、内部ロジック用ＰＬＬ３３で生成された内部ロジック用クロックCLKIで同期化され、内部ロジックへの出力信号RO1〜ROｎとして出力される。

以上説明したように、ｎビットのパラレルデータに対し、パラレル／シリアル変換回路及びシリアル／パラレル変換回路に、最大がｍビットである可変ビットの冗長性をもたせることで、シリアル伝送の周波数に対して、内部周波数の設定範囲を１／ｎから１／（ｎ＋ｍ）まで可変に設定することが可能になり、動作周波数を低くすることによる、ＬＳＩ装置としての低消費電力化、及び、ＳｅｒＤｅｓ伝送方式の低周波数域でのシステム試験が容易になる。

本発明の実施形態の基本的構成及び基本的動作は上記の通りであるが、シリアル／パラレル変換回路の（ｎ＋ｍ）ビットシフト回路について変形が可能である。その変形例の構成を図６に示す。本変形例では、入力セレクタ回路６６を、冗長データシフト用のｍビットシフト回路６５とデータシフト用のｎビットシフト回路６２との間に挿入している。

本変形例では、付加するダミービット数ｍが既知であるため、内部クロック信号CLK1と信号伝送用クロック信号CLK0との間の位相関係が一意的に決まることを利用し、入力バイパス制御信号で制御される入力セレクタ回路６６によって、これらｍビットのダミーシリアルデータを予め除き、ｎビットの正規のシリアルデータのみを、ｎビットシフト回路６２に入力している。ダミーデータがｎビットシフト回路６２に入力されないことにより、ダミーデータを使用しない際に、データ転送のレイテンシー増加を抑制することが可能になる。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明のシリアル／パラレル変換回路及びパラレル／シリアル変換回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。

本発明のシリアル／パラレル変換回路及びパラレル／シリアル変換回路は、ＬＳＩ装置においてＳｅｒＤｅｓ信号伝送方式のための信号変換回路として特に好適に使用できる。

本発明の一実施形態に係るＳｅｒＤｅｓ信号伝送を行う信号伝送システムのブロック図。図１のパラレル／シリアル変換回路のブロック図。図１のシリアル／パラレル変換回路のブロック図。図２のパラレル／シリアル変換回路における信号のタイムチャート。図３のシリアル／パラレル変換の信号における信号のタイムチャート。図３のシリアル／パラレル変換回路の変形例のブロック図。

符号の説明

１：送信側ＬＳＩ装置
２：受信側ＬＳＩ装置
３：伝送路（伝送線）
４：ＬＳＩ内部ロジック
５：パラレル／シリアル変換回路
６：シリアル伝送用送信回路
７：シリアル伝送受信回路
８：シリアル／パラレル変換回路
９：ＬＳＩ内部ロジック
２１：内部ロジック用ＰＬＬ
２２：パラレルデータ同期回路
２３：シリアル伝送用ＰＬＬ
２４：セレクタ信号生成回路
２５：（ｎ＋ｍ）入力パラレルデータセレクタ
２６：シリアル出力同期回路
３１：シリアル伝送用ＰＬＬ
３２：（ｎ＋ｍ）ビットシフト回路
３３：内部ロジック用ＰＬＬ
３４：内部信号同期回路
６１：シリアル伝送用ＰＬＬ
６２：ｎビットシフト回路
６３：内部ロジック用ＰＬＬ
６４：内部信号同期回路
６５：ｍビットシフト回路
６６：入力セレクタ回路６６

Claims

所定数（ｍ）以下の範囲で可変に設定される整数ｍ１（但し０≦ｍ１≦ｍ）を指定する選択信号を生成する選択信号生成回路と、
第１のクロック信号に同期したｎビットのパラレルデータ及び前記所定数のビットのパラレル冗長データを入力し、前記選択信号で指定される整数ｍ１に基づいて、前記ｎビットのパラレルデータと共に前記所定数のビットから選択されたｍ1ビットのパラレル冗長データを選択し、（ｎ＋ｍ１）ビットのシリアルデータに変換するパラレル／シリアル変換部と、
前記（ｎ＋ｍ１）ビットのシリアルデータを、第１のクロック信号の周波数の（ｎ＋ｍ１）倍の周波数を有する第２のクロック信号に同期させるシリアル出力同期回路とを備えることを特徴とするパラレル／シリアル変換回路。
請求項１に記載のパラレル／シリアル変換回路からシリアルデータを入力するシリアル／パラレル変換回路であって、
前記第２のクロック信号に同期して、前記（ｎ＋ｍ１）ビットのシリアルデータのうち、前記ｎビットのパラレルデータに対応するｎビットのシリアルデータを選択する選択回路と、該選択回路の出力から第３のクロック信号に同期したｎビットのパラレルデータを生成する同期回路とを備えることを特徴とするシリアル／パラレル変換回路。
前記選択回路は、（ｎ＋ｍ１）ビットシフト回路を備える、請求項２に記載のシリアル／パラレル変換回路。
前記選択回路は、（ｎ＋ｍ１）ビットのシリアルデータから、前記ｎビットのパラレルデータに対応するｎビットのシリアルデータを選択するセレクタと、該セレクタによって選択された前記ｎビットのシリアルデータを入力するｎビットシフト回路とを備える、請求項２に記載のシリアル／パラレル変換回路。