JP2865676B2 - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JP2865676B2 JP2865676B2 JP63249862A JP24986288A JP2865676B2 JP 2865676 B2 JP2865676 B2 JP 2865676B2 JP 63249862 A JP63249862 A JP 63249862A JP 24986288 A JP24986288 A JP 24986288A JP 2865676 B2 JP2865676 B2 JP 2865676B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dot
- display device
- bit
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像表示装置に係り、特に映像信号伝送技
術に関する。
術に関する。
ドツト信号をｎビツトづつ並列に繰返し発生するドツ
ト信号発生装置と、該ドツト信号の並びに基づいて表示
面を走査して該表示面に前記ドツト信号の並びに応じた
画像を表示する表示装置と、前記ドツト信号を前記表示
装置に伝送するドツト信号伝達手段とを備えた画像表示
装置において、従来のドツト信号伝達手段は、特開昭61
−233779号公報に記載のように、ドツト信号発生装置か
ら表示装置へ伝送する映像信号の周波数を下げるため
に、ｎビツトのパラレルなビデオデータと、該ビデオデ
ータをシリアルに変換するためのキヤラクタクロツクと
を同時に伝送していた。
ト信号発生装置と、該ドツト信号の並びに基づいて表示
面を走査して該表示面に前記ドツト信号の並びに応じた
画像を表示する表示装置と、前記ドツト信号を前記表示
装置に伝送するドツト信号伝達手段とを備えた画像表示
装置において、従来のドツト信号伝達手段は、特開昭61
−233779号公報に記載のように、ドツト信号発生装置か
ら表示装置へ伝送する映像信号の周波数を下げるため
に、ｎビツトのパラレルなビデオデータと、該ビデオデ
ータをシリアルに変換するためのキヤラクタクロツクと
を同時に伝送していた。
また、別のドツト信号伝達手段としては特開昭61−10
5587号公報に記載のように、パラレルなビデオデータを
シリアルに変換するときシフトレジスタを複数設けるこ
とで、各々のシフトレジスタのシフトクロツク周波数を
下げる構成をとつていた。
5587号公報に記載のように、パラレルなビデオデータを
シリアルに変換するときシフトレジスタを複数設けるこ
とで、各々のシフトレジスタのシフトクロツク周波数を
下げる構成をとつていた。
上記のパラレルなビデオデータとキヤラクタクロツク
を同時に伝送するという従来技術は、映像信号の伝送線
からの放射ノイズを有効な抑制することができるが、表
示装置の内部でキヤラクタクロツクからドツトシフトク
ロツクを再生するためにPLL回路が必要であり、また、
高速に動作するビデオデータのシリアル変換器も必要と
なるため、表示装置が高価になつてしまうという問題が
あつた。
を同時に伝送するという従来技術は、映像信号の伝送線
からの放射ノイズを有効な抑制することができるが、表
示装置の内部でキヤラクタクロツクからドツトシフトク
ロツクを再生するためにPLL回路が必要であり、また、
高速に動作するビデオデータのシリアル変換器も必要と
なるため、表示装置が高価になつてしまうという問題が
あつた。
また、複数のシフトレジスタを用いることにより各々
のシフトレジスタのシフトクロツク周波数を下げる技術
は、各々のシフトレジスタからの出力を切り換えるため
のセレクタが必要であり、このセレクタはドツトシフト
クロツクで動作しなければならないため、高い周波数の
クロツクが必要となり、シフトレジスタ以外の回路素子
の最高動作周波数が映像信号の限界周波数を与えてしま
うという問題があつた。
のシフトレジスタのシフトクロツク周波数を下げる技術
は、各々のシフトレジスタからの出力を切り換えるため
のセレクタが必要であり、このセレクタはドツトシフト
クロツクで動作しなければならないため、高い周波数の
クロツクが必要となり、シフトレジスタ以外の回路素子
の最高動作周波数が映像信号の限界周波数を与えてしま
うという問題があつた。
本発明の目的は、映像信号を生成する回路の最高動作
周波数にかかわりなく、低価格で低速回路素子だけを用
いて高解像度の表示システムを実現し、また、映像信号
の伝送線から放射される放射ノイズが有効に抑制するこ
とにある。
周波数にかかわりなく、低価格で低速回路素子だけを用
いて高解像度の表示システムを実現し、また、映像信号
の伝送線から放射される放射ノイズが有効に抑制するこ
とにある。
本発明の目的は、ドツト信号をｎビツトづつ並列に繰
返し発生するドツト信号発生装置と、該ドツト信号の並
びに基づいて表示面を走査して該表示面に前記ドツト信
号の並びに応じた画像を表示する表示装置と、前記ドツ
ト信号を前記表示装置に伝送するドツト信号伝達手段と
を備えた画像表示装置において、 前記ドツト信号伝達手段に、 前記ドツト信号発生手段側に、並列に発生したｎビツ
トのドツト信号の各ビツトのドツト情報をそれぞれ他の
ドツト信号との論理処理により表示ドツト周期より長い
周期のｍビット並列のコード化信号に変換するエンコー
ド回路と、前記各ビツトの並列コード化信号を各ビツト
の表示配列順に表示周期だけ遅延しながら順次信号線に
並列に送出する遅延送出手段とを設け、 前記表示装置側に、前記信号線に送出された並列コー
ド化信号を論理処理して直列なｎビツトのドツト信号を
発生するデコード回路を設け、 さらに、前記ドツト信号発生装置側または表示装置側
に、並列コード化信号の遅延時間を調整する遅延時間調
整回路を設けた構成とすることによつて達成される。
返し発生するドツト信号発生装置と、該ドツト信号の並
びに基づいて表示面を走査して該表示面に前記ドツト信
号の並びに応じた画像を表示する表示装置と、前記ドツ
ト信号を前記表示装置に伝送するドツト信号伝達手段と
を備えた画像表示装置において、 前記ドツト信号伝達手段に、 前記ドツト信号発生手段側に、並列に発生したｎビツ
トのドツト信号の各ビツトのドツト情報をそれぞれ他の
ドツト信号との論理処理により表示ドツト周期より長い
周期のｍビット並列のコード化信号に変換するエンコー
ド回路と、前記各ビツトの並列コード化信号を各ビツト
の表示配列順に表示周期だけ遅延しながら順次信号線に
並列に送出する遅延送出手段とを設け、 前記表示装置側に、前記信号線に送出された並列コー
ド化信号を論理処理して直列なｎビツトのドツト信号を
発生するデコード回路を設け、 さらに、前記ドツト信号発生装置側または表示装置側
に、並列コード化信号の遅延時間を調整する遅延時間調
整回路を設けた構成とすることによつて達成される。
ドツト信号伝達手段はドツト信号発生手段で発生した
パラレルなビデオデータからパラレルな映像信号を生成
するため低い周波数の信号でドツトデータを表現でき、
放射ノイズの放射源となりやすい映像信号伝送線上の信
号の周波数を下げることができるため、放射ノイズを抑
制することができる。
パラレルなビデオデータからパラレルな映像信号を生成
するため低い周波数の信号でドツトデータを表現でき、
放射ノイズの放射源となりやすい映像信号伝送線上の信
号の周波数を下げることができるため、放射ノイズを抑
制することができる。
パラレルなビデオデータの各々の信号の位相差にずれ
があると再生される表示ドツトに太りまたは細りが現れ
てしまうことになるが、該コード化されたパラレル信号
は時間差を調整されるので、太りまたは細り現象を生じ
ない。
があると再生される表示ドツトに太りまたは細りが現れ
てしまうことになるが、該コード化されたパラレル信号
は時間差を調整されるので、太りまたは細り現象を生じ
ない。
以下、本発明の一実施例を各図により説明する。
第２図は、本発明になる表示装置を用いた文書編集装
置を示している。
置を示している。
該文書編集装置は、後述するような一時記憶部及び制
御部を備えた本体400と、入力部であるキーボード401
と、印刷部であるプリンタ402と、そして表示部である
表示装置403で構成されており、これら本体400とキーボ
ード401、プリンタ402及び表示装置403は、各々信号線4
10,411及び412によつて接続され、制御信号ないし情報
信号の授受を行うものである。尚、404はフレキシブル
デイスク装置（以下FDD）である。
御部を備えた本体400と、入力部であるキーボード401
と、印刷部であるプリンタ402と、そして表示部である
表示装置403で構成されており、これら本体400とキーボ
ード401、プリンタ402及び表示装置403は、各々信号線4
10,411及び412によつて接続され、制御信号ないし情報
信号の授受を行うものである。尚、404はフレキシブル
デイスク装置（以下FDD）である。
第３図は本文書編集装置のブロツク図を示している。
本体400内には、プログラム蓄積型計算機ユニツト（以
下ホストCPU）501と、不揮発性メモリからなり電源投入
時に実行するプログラムを有するブートROM502と、文書
編集装置として機能を実行するための随時読出し書込み
可能なプログラムメモリ503と、ホストCPU501の命令に
したがつてFDD404を制御するフレキシブルデイスク制御
部（FDC）504と、ホストCPU501の命令に従つてプリンタ
402を制御するプリンタコントローラ505と、ホストCPU5
01の命令に従つてキーボード401を制御しキーボード401
からの入力信号をホストCPU501に送出するキーボードコ
ントローラ506及びホストCPU501の命令に従つて表示装
置403に映像信号や表示のための同期信号を発生する表
示制御部507と、表示制御装置からの信号によつてCRT画
面を光らせて表示を行う表示装置403とを備えている。
本体400内には、プログラム蓄積型計算機ユニツト（以
下ホストCPU）501と、不揮発性メモリからなり電源投入
時に実行するプログラムを有するブートROM502と、文書
編集装置として機能を実行するための随時読出し書込み
可能なプログラムメモリ503と、ホストCPU501の命令に
したがつてFDD404を制御するフレキシブルデイスク制御
部（FDC）504と、ホストCPU501の命令に従つてプリンタ
402を制御するプリンタコントローラ505と、ホストCPU5
01の命令に従つてキーボード401を制御しキーボード401
からの入力信号をホストCPU501に送出するキーボードコ
ントローラ506及びホストCPU501の命令に従つて表示装
置403に映像信号や表示のための同期信号を発生する表
示制御部507と、表示制御装置からの信号によつてCRT画
面を光らせて表示を行う表示装置403とを備えている。
次に、本文書編集装置の全体動作について説明する。
前記のような構成において電源が投入されるとホスト
CPU501はブートROM502内のプログラムに従つて、FDD404
内のフレキシブルデイスクに格納されている文書編集プ
ログラムをプログラムメモリ503内に移行し、その後、
該プログラムに従つて動作を開始する。ホストCPU501は
該プログラムに従つて、キーボード401からの入力、FDD
404への文書の登録及び呼び出し、プリンタ402での文書
の印刷等を制御し、また、表示制御装置507を制御して
表示を行うべき画像の映像信号と、表示装置403を制御
する同期信号を表示装置403に送ることによつて、表示
装置403で文書の表示を行う。本文書作成装置は、この
ような一連の動作のなかで文書を作成するものである。
CPU501はブートROM502内のプログラムに従つて、FDD404
内のフレキシブルデイスクに格納されている文書編集プ
ログラムをプログラムメモリ503内に移行し、その後、
該プログラムに従つて動作を開始する。ホストCPU501は
該プログラムに従つて、キーボード401からの入力、FDD
404への文書の登録及び呼び出し、プリンタ402での文書
の印刷等を制御し、また、表示制御装置507を制御して
表示を行うべき画像の映像信号と、表示装置403を制御
する同期信号を表示装置403に送ることによつて、表示
装置403で文書の表示を行う。本文書作成装置は、この
ような一連の動作のなかで文書を作成するものである。
次に、本発明になる表示装置403と表示制御装置507に
ついて説明する。
ついて説明する。
第３図は表示装置403と表示制御装置507のブロツク図
を示している。表示制御装置507は、表示用プログラム
蓄積型計算機ユニツト（以下サブCPU）601と、ホストCP
U501等の外部装置からの指令をサブCPU601に伝達するイ
ンターフエイス部602と、表示制御をするためのプログ
ラムが格納された随時読出し書込み可能なプログラムメ
モリ603と、表示文字パターンを格納してあるキヤラク
タジエネレータ604と、表示用の画像データを格納する
随時読出し書込み可能なビデオメモリ（VRAM）605と、
表示装置403に対して垂直および水平同期信号を発生
し、また、VRAM605および後述するエンコード回路607に
対して映像信号生成のタイミングを生成するCRT制御回
路（CRTC）606と、CRTC606から送られてくる制御信号に
従つてVRAM605からのパラレルな画像信号を位相差をも
つたパラレルな映像信号に変換する、本発明の特徴をな
すエンコード回路607と、該エンコード回路607の出力の
遅延を調整して映像信号をCRTに送出する遅延調整回路6
08とを備えている。
を示している。表示制御装置507は、表示用プログラム
蓄積型計算機ユニツト（以下サブCPU）601と、ホストCP
U501等の外部装置からの指令をサブCPU601に伝達するイ
ンターフエイス部602と、表示制御をするためのプログ
ラムが格納された随時読出し書込み可能なプログラムメ
モリ603と、表示文字パターンを格納してあるキヤラク
タジエネレータ604と、表示用の画像データを格納する
随時読出し書込み可能なビデオメモリ（VRAM）605と、
表示装置403に対して垂直および水平同期信号を発生
し、また、VRAM605および後述するエンコード回路607に
対して映像信号生成のタイミングを生成するCRT制御回
路（CRTC）606と、CRTC606から送られてくる制御信号に
従つてVRAM605からのパラレルな画像信号を位相差をも
つたパラレルな映像信号に変換する、本発明の特徴をな
すエンコード回路607と、該エンコード回路607の出力の
遅延を調整して映像信号をCRTに送出する遅延調整回路6
08とを備えている。
次に、この表示制御装置507の動作について説明す
る。
る。
サブCPU601は、プログラムメモリ603内の表示プログ
ラムあるいはI/F部602を通してホストCPU501から送られ
てきた指令に基づいてVRAM605に画像データを書込む。
このとき、もし文字の描画であればサブCPU601は、キヤ
ラクタジエネレータ604から文字パターンを読み出してV
RAM605に書き込むことになる。
ラムあるいはI/F部602を通してホストCPU501から送られ
てきた指令に基づいてVRAM605に画像データを書込む。
このとき、もし文字の描画であればサブCPU601は、キヤ
ラクタジエネレータ604から文字パターンを読み出してV
RAM605に書き込むことになる。
CRTC606は、信号線105を会して表示装置403へ送出す
る垂直および水平同期信号およびVRAM605への画像デー
タ読出し制御信号を発生している。
る垂直および水平同期信号およびVRAM605への画像デー
タ読出し制御信号を発生している。
VRAM605に書き込まれた画像データは、CRTC606により
読出されてエンコード回路607へ送られる。エンコード
回路607ではVRAM605から送られてきたパラレルな画像デ
ータを、位相差をもつた複数の並列な映像信号にコード
化する。
読出されてエンコード回路607へ送られる。エンコード
回路607ではVRAM605から送られてきたパラレルな画像デ
ータを、位相差をもつた複数の並列な映像信号にコード
化する。
コード化された映像信号は位相差調整回路608へ入力
され、各々の信号ごとに遅延時間が挿入され各々の信号
の位相差が調整される。
され、各々の信号ごとに遅延時間が挿入され各々の信号
の位相差が調整される。
位相差調整装置608から複数本の信号線104に並列に出
力された映像信号は、CRTC606により生成された同期信
号105とともに表示装置へ送られる。
力された映像信号は、CRTC606により生成された同期信
号105とともに表示装置へ送られる。
次に、本発明の一実施例に係るエンコード回路607と
コード化方法について説明する。以下の説明において映
像信号は４つのパラレルな信号にコード化することを例
にあげているが、該映像信号はパラレルであれば何ビツ
トでもよく、本発明の一般性を失うものではない。
コード化方法について説明する。以下の説明において映
像信号は４つのパラレルな信号にコード化することを例
にあげているが、該映像信号はパラレルであれば何ビツ
トでもよく、本発明の一般性を失うものではない。
第４図に該エンコード回路607と位相差調整装置608の
一例を示す。本実施例は、VRAM605から４ビツトパラレ
ルで読出された画像データをDCK2信号により位相差をも
たせて４ビツトパラレルにコード化するものである。
一例を示す。本実施例は、VRAM605から４ビツトパラレ
ルで読出された画像データをDCK2信号により位相差をも
たせて４ビツトパラレルにコード化するものである。
エンコード回路607は、パラレルエンコード回路701と
同相ラツチ702とシフトレジスタにより構成されたクロ
ツクジエネレータ703と位相差ラツチ704とにより構成さ
れ、位相差調整装置608は遅延回路705により構成されて
いる。
同相ラツチ702とシフトレジスタにより構成されたクロ
ツクジエネレータ703と位相差ラツチ704とにより構成さ
れ、位相差調整装置608は遅延回路705により構成されて
いる。
ドツトクロツク信号DCK2は通常のドツトシフトクロツ
クの２分の１の周波数を持つ信号であり、クロツクジエ
ネレータ703はドツトクロツク信号DCK2の立上りと立ち
下がりのエツジを用いて位相差を持つドツトシフトクロ
ツクSCLK0〜SCLK3を生成する。ドツトシフトクロツク信
号SCLKはドツトクロツク信号DCK2を２分周した信号であ
り、VRAM605からの４ビツトのパラレルデータ｛D0
（ｎ）,D1（ｎ）,D2（ｎ）,D3（ｎ）｝が該ドツトシフ
トクロツク信号SCLKに同期してパラレルエンコード回路
701に入力される。ここで、このデータはシリアルな映
像信号としては｛……D2（ｎ−１）,D3（ｎ−１）,D0
（ｎ）,D1（ｎ）,D2（ｎ）,D3（ｎ）,D0（ｎ＋１）,D1
（ｎ＋１）……｝となるべきパラレルデータである。
クの２分の１の周波数を持つ信号であり、クロツクジエ
ネレータ703はドツトクロツク信号DCK2の立上りと立ち
下がりのエツジを用いて位相差を持つドツトシフトクロ
ツクSCLK0〜SCLK3を生成する。ドツトシフトクロツク信
号SCLKはドツトクロツク信号DCK2を２分周した信号であ
り、VRAM605からの４ビツトのパラレルデータ｛D0
（ｎ）,D1（ｎ）,D2（ｎ）,D3（ｎ）｝が該ドツトシフ
トクロツク信号SCLKに同期してパラレルエンコード回路
701に入力される。ここで、このデータはシリアルな映
像信号としては｛……D2（ｎ−１）,D3（ｎ−１）,D0
（ｎ）,D1（ｎ）,D2（ｎ）,D3（ｎ）,D0（ｎ＋１）,D1
（ｎ＋１）……｝となるべきパラレルデータである。
パラレルエンコード回路701では｛D0（ｎ）,D1
（ｎ）,D2（ｎ）,D3（ｎ）｝と、D3（ｎ−１）と、第１
ドツトシフトクロツク信号SCLK以前の同相ラツチ702の
出力｛Q0（ｎ−１）,Q1（ｎ−１）,Q2（ｎ−１）,Q3
（ｎ−１）｝により未だ位相差をもたないエンコードデ
ータ｛P0（ｎ）,P1（ｎ）,P2（ｎ）,P3（ｎ）｝を出力
する。該エンコードデータはドツトシフトクロツク信号
SCLK3のタイミングで同相ラツチ702にラツチされる。同
相ラツチされたエンコードデータは｛Q0（ｎ）,Q1
（ｎ）,Q2（ｎ）,Q3（ｎ）｝として位相差ラツチ704に
送られ、ここでクロツクジエネレータ703により生成さ
れる位相差をもつたドツトシフトクロツクSCLK0〜SCLK3
により、前記エンコードデータ｛Q0（ｎ）,Q1（ｎ）,Q2
（ｎ）,Q3（ｎ）｝に位相差を付けてラツチされ、位相
差を持つエンコードデータ｛R0（ｎ）,R1（ｎ）,R2
（ｎ）,R3（ｎ）｝が生成される。
（ｎ）,D2（ｎ）,D3（ｎ）｝と、D3（ｎ−１）と、第１
ドツトシフトクロツク信号SCLK以前の同相ラツチ702の
出力｛Q0（ｎ−１）,Q1（ｎ−１）,Q2（ｎ−１）,Q3
（ｎ−１）｝により未だ位相差をもたないエンコードデ
ータ｛P0（ｎ）,P1（ｎ）,P2（ｎ）,P3（ｎ）｝を出力
する。該エンコードデータはドツトシフトクロツク信号
SCLK3のタイミングで同相ラツチ702にラツチされる。同
相ラツチされたエンコードデータは｛Q0（ｎ）,Q1
（ｎ）,Q2（ｎ）,Q3（ｎ）｝として位相差ラツチ704に
送られ、ここでクロツクジエネレータ703により生成さ
れる位相差をもつたドツトシフトクロツクSCLK0〜SCLK3
により、前記エンコードデータ｛Q0（ｎ）,Q1（ｎ）,Q2
（ｎ）,Q3（ｎ）｝に位相差を付けてラツチされ、位相
差を持つエンコードデータ｛R0（ｎ）,R1（ｎ）,R2
（ｎ）,R3（ｎ）｝が生成される。
ドツトシフトクロツクSCLK0〜SCLK3はドツトクロツク
信号DCK2の立上りと立ち下がりのエツジで出力されるた
め、ドツトクロツク信号DCK2のデユーテイによつて位相
のずれが生じてしまい、これに伴つて位相差を持つエン
コードデータ｛R0（ｎ）,R1（ｎ）,R2（ｎ）,R3
（ｎ）｝にも位相差のずれが発生する。遅延回路705は
この位相のずれを調整する。
信号DCK2の立上りと立ち下がりのエツジで出力されるた
め、ドツトクロツク信号DCK2のデユーテイによつて位相
のずれが生じてしまい、これに伴つて位相差を持つエン
コードデータ｛R0（ｎ）,R1（ｎ）,R2（ｎ）,R3
（ｎ）｝にも位相差のずれが発生する。遅延回路705は
この位相のずれを調整する。
後述する表示装置内部のデコード回路では、複数の映
像信号の相互の位相差を基にシリアルな映像信号を生成
するため、この映像信号の位相のずれにより表示される
ドツトの太り、細りが現れるおそれがあるため、位相の
ずれを調整する必要がある。
像信号の相互の位相差を基にシリアルな映像信号を生成
するため、この映像信号の位相のずれにより表示される
ドツトの太り、細りが現れるおそれがあるため、位相の
ずれを調整する必要がある。
前記エンコード回路607及び位相差調整装置608の動作
タイムチヤートを第５図に示す。リセツト信号RSTはエ
ンコード装置内部のフリツプフロツプを初期化するもの
である。
タイムチヤートを第５図に示す。リセツト信号RSTはエ
ンコード装置内部のフリツプフロツプを初期化するもの
である。
第５図に示されるように、エンコードデータ｛R0
（ｎ）,R1（ｎ）,R2（ｎ）,R3（ｎ）｝に、位相差調整
装置608によつて遅延時間が挿入されることにより位相
差のずれが調整され、表示装置403内に設けたデコード
回路では高レベル幅と低レベル幅の均一なシリアル映像
信号SVを再生（デコード）することができる。
（ｎ）,R1（ｎ）,R2（ｎ）,R3（ｎ）｝に、位相差調整
装置608によつて遅延時間が挿入されることにより位相
差のずれが調整され、表示装置403内に設けたデコード
回路では高レベル幅と低レベル幅の均一なシリアル映像
信号SVを再生（デコード）することができる。
第４図に示したエンコード回路607は、最高動作周波
数が通常のドットシフトロックの２分の１であり、また
パラレルデータに時間情報を付加できているため、従
来、論理素子の動作周波数により制限を受けてきたパラ
レルシリアル変換回路が不要となつて高速動作に適応し
やすいという効果がある。
数が通常のドットシフトロックの２分の１であり、また
パラレルデータに時間情報を付加できているため、従
来、論理素子の動作周波数により制限を受けてきたパラ
レルシリアル変換回路が不要となつて高速動作に適応し
やすいという効果がある。
また、本構成例では位相差調整装置608はエンコード
回路607の後段に配置しているが、エンコード回路608の
内部に取込むことも可能である。
回路607の後段に配置しているが、エンコード回路608の
内部に取込むことも可能である。
次にエンコード回路607のもう１つの実施例を第６図
および第７図を参照して説明する。
および第７図を参照して説明する。
第６図に示したエンコード回路607は、位相差の挿入
だけでなく、前記実施例では位相差調整回路608が行つ
ていた位相差の調整も、遅延調整付き位相差挿入装置90
1により該エンコード回路607が行うものである。
だけでなく、前記実施例では位相差調整回路608が行つ
ていた位相差の調整も、遅延調整付き位相差挿入装置90
1により該エンコード回路607が行うものである。
本実施例の動作を第７図の動作タイムチヤートを用い
て説明する。同相ラツチ出力信号Q0に挿入する遅延時間
はT0、同相ラツチ出力信号Q1に挿入する遅延時間はT1、
同相ラツチ出力信号Q2に挿入する遅延時間はT2、同相ラ
ツチ出力信号Q3に挿入する遅延時間はT3であり、 T3−T2＝T2−T1＝T1−T0 T1＋T3＝1/SCLK の条件を満たすように遅延時間を設定する。本実施例で
は、第４図の実施例のようにクロツクの立上りと立ち下
がりを用いて位相差を持たせているのではないので、周
波数の低いSCLK信号しか必要としない。また、構成が簡
単であり、エンコード回路607の動作周波数を数分の１
に下げることが可能である。
て説明する。同相ラツチ出力信号Q0に挿入する遅延時間
はT0、同相ラツチ出力信号Q1に挿入する遅延時間はT1、
同相ラツチ出力信号Q2に挿入する遅延時間はT2、同相ラ
ツチ出力信号Q3に挿入する遅延時間はT3であり、 T3−T2＝T2−T1＝T1−T0 T1＋T3＝1/SCLK の条件を満たすように遅延時間を設定する。本実施例で
は、第４図の実施例のようにクロツクの立上りと立ち下
がりを用いて位相差を持たせているのではないので、周
波数の低いSCLK信号しか必要としない。また、構成が簡
単であり、エンコード回路607の動作周波数を数分の１
に下げることが可能である。
次に、遅延調整付き位相差挿入装置901内の遅延回路9
02,903,904および905について第８図を用いて説明す
る。
02,903,904および905について第８図を用いて説明す
る。
第８図は１つの遅延回路902（903〜904）を示してお
り、該遅延回路902は遅延回路素子1101,1102,1103,110
4,1105,1106,1107と、データセレクタ1108と遅延セレク
タ装置1109により構成され、入力信号Ｒ＊が前記遅延回
路素子を何個経由するかで挿入する遅延時間を設定し、
データセレクタ1108から遅延した出力信号Ｖ＊が得られ
る。遅延時間の大きさは遅延セレクト信号発生装置1109
により調整される。
り、該遅延回路902は遅延回路素子1101,1102,1103,110
4,1105,1106,1107と、データセレクタ1108と遅延セレク
タ装置1109により構成され、入力信号Ｒ＊が前記遅延回
路素子を何個経由するかで挿入する遅延時間を設定し、
データセレクタ1108から遅延した出力信号Ｖ＊が得られ
る。遅延時間の大きさは遅延セレクト信号発生装置1109
により調整される。
また、遅延セレクト信号発生装置1109は、デジタルエ
ンコーダ等の切替器により構成してもよいし、あるい
は、遅延素子やエンコード素子に経時的な変化がある場
合などは、サブCPUが制御可能なレジスタにより構成
し、文書編集装置の操作者が表示画面上のドツトの太り
や細りを目視で確認しながら、キーボード401等の入力
装置から遅延のセレクト値を入力し、ホストCPU501とサ
ブCPU601を通して前記レジスタに設定してもよい。
ンコーダ等の切替器により構成してもよいし、あるい
は、遅延素子やエンコード素子に経時的な変化がある場
合などは、サブCPUが制御可能なレジスタにより構成
し、文書編集装置の操作者が表示画面上のドツトの太り
や細りを目視で確認しながら、キーボード401等の入力
装置から遅延のセレクト値を入力し、ホストCPU501とサ
ブCPU601を通して前記レジスタに設定してもよい。
次に、第１図に戻つて表示装置403について説明す
る。
る。
デコード回路101は表示制御装置507から送られてくる
エンコードされたパラレルな映像信号をデコードし、シ
リアルな映像信号SVに変換する。CRT制御回路102は、デ
コード回路101により得られたシリアルな映像信号SVと
表示制御装置507から信号線105を介して送られてくる垂
直同および水平同期信号により、CRT103を制御しドツト
画像の表示を行う。
エンコードされたパラレルな映像信号をデコードし、シ
リアルな映像信号SVに変換する。CRT制御回路102は、デ
コード回路101により得られたシリアルな映像信号SVと
表示制御装置507から信号線105を介して送られてくる垂
直同および水平同期信号により、CRT103を制御しドツト
画像の表示を行う。
第９図は、デコード回路101の一実施例を示してい
る。201,202,203は排他的論理和回路素子であり、第10
図に示すような入出力タイミングを持つている。前記エ
ンコード回路607でエンコードしたパラレルな映像信号
を該デコード回路101でシリアルな映像信号SVに変換で
きることがわかる。
る。201,202,203は排他的論理和回路素子であり、第10
図に示すような入出力タイミングを持つている。前記エ
ンコード回路607でエンコードしたパラレルな映像信号
を該デコード回路101でシリアルな映像信号SVに変換で
きることがわかる。
位相差調整装置608は、第11図に示すように、表示装
置403の内部のデコード回路101の前段に設け、表示装置
403側で位相差を調整することも有効である。表示画面
調整用の位相差調整装置608を表示装置403内に設けた場
合は、文書編集装置の操作者が手軽に表示画面（画質）
を調整することができる。尚、遅延調整セレクト入力に
は、アナログ可変抵抗器とアナログ−デジタル（Ａ−
Ｄ）変換器を利用することも可能である。
置403の内部のデコード回路101の前段に設け、表示装置
403側で位相差を調整することも有効である。表示画面
調整用の位相差調整装置608を表示装置403内に設けた場
合は、文書編集装置の操作者が手軽に表示画面（画質）
を調整することができる。尚、遅延調整セレクト入力に
は、アナログ可変抵抗器とアナログ−デジタル（Ａ−
Ｄ）変換器を利用することも可能である。
本発明によれば、映像信号を伝送する回路を低い周波
数で動作させることができるため、該回路からの放射ノ
イズを抑制でき、また該回路素子の最高動作周波数限界
により映像信号の周波数が制限されることがないなどの
効果がある。
数で動作させることができるため、該回路からの放射ノ
イズを抑制でき、また該回路素子の最高動作周波数限界
により映像信号の周波数が制限されることがないなどの
効果がある。
第１図は本発明になる画像表示装置のブロツク図、第２
図は本発明になる画像表示装置を含む文書編集装置の外
観斜視図、第３図はその回路ブロツク図、第４図はエン
コード回路と位相差調整装置の回路ブロツク図、第５図
はエンコード回路と位相差調整装置の動作タイムチヤー
ト、第６図はエンコード回路のもう１つの実施例のブロ
ツク図、第７図はその動作タイムチヤート、第８図は遅
延回路のブロツク図、第９図はデコード回路のブロツク
図、第10図はその動作タイムチヤート、第11図は表示装
置の回路ブロツク図である。 101……デコード回路、102……CRT制御回路、103……CR
T、104……複数の映像信号線、105……CRT制御用同期信
号線、201,202,203……排他的論理和回路、400……文書
編集装置本体、401……キーボード、402……プリンタ、
403……表示装置、404……FDD、410……信号線、411…
…信号線、412……信号線、507……表示制御装置、605
……VRAM、607……エンコード回路、608……位相差調整
装置、701……パラレルエンコード回路、702……同相ラ
ツチ、703……クロツクジエネレータ、704……位相差ラ
ツチ、705……遅延回路、901……遅延調整付き位相差挿
入装置、1101〜1107……遅延回路素子、1108……データ
セレクタ、1109……遅延セレクト信号発生装置。
図は本発明になる画像表示装置を含む文書編集装置の外
観斜視図、第３図はその回路ブロツク図、第４図はエン
コード回路と位相差調整装置の回路ブロツク図、第５図
はエンコード回路と位相差調整装置の動作タイムチヤー
ト、第６図はエンコード回路のもう１つの実施例のブロ
ツク図、第７図はその動作タイムチヤート、第８図は遅
延回路のブロツク図、第９図はデコード回路のブロツク
図、第10図はその動作タイムチヤート、第11図は表示装
置の回路ブロツク図である。 101……デコード回路、102……CRT制御回路、103……CR
T、104……複数の映像信号線、105……CRT制御用同期信
号線、201,202,203……排他的論理和回路、400……文書
編集装置本体、401……キーボード、402……プリンタ、
403……表示装置、404……FDD、410……信号線、411…
…信号線、412……信号線、507……表示制御装置、605
……VRAM、607……エンコード回路、608……位相差調整
装置、701……パラレルエンコード回路、702……同相ラ
ツチ、703……クロツクジエネレータ、704……位相差ラ
ツチ、705……遅延回路、901……遅延調整付き位相差挿
入装置、1101〜1107……遅延回路素子、1108……データ
セレクタ、1109……遅延セレクト信号発生装置。
Claims (4)
- 【請求項１】ドット信号をｎビットづつ並列に繰返し発
生するドット信号発生装置と、該ドット信号の並びに基
づいて表示面を走査して該表示面に前記ドット信号の並
びに応じた画像を表示する表示装置と、前記ドット信号
を前記表示装置に伝送するドット信号伝達手段とを備え
た画像表示装置において、 前記ドット信号伝達手段は、 前記ドット信号発生装置側に、前記ドット信号発生装置
によって並列に発生したｎビットのドット信号の各ビッ
トのドット情報をそれぞれ他のドット信号との論理処理
により表示ドット周期より長い周期の前記表示装置の信
号線の数に対応したｍビット並列のコード化信号に変換
するエンコード回路と、前記各ビットの並列コード化信
号を各ビットの表示配列順に表示周期だけ遅延しながら
順次信号線に並列に送出する遅延送出手段とを備え、 前記表示装置側に、前記信号線に送出された並列コード
化信号を論理処理して直列なｎビットのドット信号を発
生するデコード回路を備え、 前記ドット信号発生装置側または表示装置側に、並列コ
ード化信号の遅延時間を調整する遅延時間調整回路を備
えたことを特徴とする画像表示装置。 - 【請求項２】特許請求の範囲第１項において、前記遅延
時間調整回路はドット信号発生手段側に設けられ、前記
並列コード化信号の送出時間を調整することを特徴とす
る画像表示装置。 - 【請求項３】特許請求の範囲第１項において、前記ドッ
ト信号伝達手段の前記ドット信号発生手段側に設けられ
た前記エンコード回路は、前記ドット信号発生装置で発
生したｎビットの並列ビット信号の各ビットのドット信
号を順次上位ビットのドット信号と論理処理し、最上位
ビットのドット信号は前のｎビットの並列ドット信号の
最下位ビットのドット信号と論理処理してコード化信号
を発生する論理回路を備えたことを特徴とする画像表示
装置。 - 【請求項４】特許請求の範囲第１項において、前記ドッ
ト信号伝達手段の前記ドット信号発生手段側に設けられ
た前記遅延送出回路と、ドット信号シフトクロック信号
に応じた遅延時間差で各ドットの並列コード化信号を送
出することを特徴とする画像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249862A JP2865676B2 (ja) | 1988-10-05 | 1988-10-05 | 画像表示装置 |
| US07/416,831 US5089819A (en) | 1988-10-05 | 1989-10-03 | Parallel-to-serial signal converting apparatus and image displaying system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249862A JP2865676B2 (ja) | 1988-10-05 | 1988-10-05 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297994A JPH0297994A (ja) | 1990-04-10 |
| JP2865676B2 true JP2865676B2 (ja) | 1999-03-08 |
Family
ID=17199295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249862A Expired - Lifetime JP2865676B2 (ja) | 1988-10-05 | 1988-10-05 | 画像表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5089819A (ja) |
| JP (1) | JP2865676B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175819A (en) * | 1990-03-28 | 1992-12-29 | Integrated Device Technology, Inc. | Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer |
| JP2903637B2 (ja) * | 1990-05-25 | 1999-06-07 | ソニー株式会社 | デジタルビデオ信号発生器 |
| US5502419A (en) * | 1992-06-05 | 1996-03-26 | Canon Kabushiki Kaisha | Pulse width modulation signal generation and triangular wave signal generator for the same |
| JP3016354B2 (ja) * | 1996-01-31 | 2000-03-06 | 日本電気株式会社 | マルチプレクサ回路 |
| GB2309872A (en) * | 1996-02-05 | 1997-08-06 | Ibm | Digital display apparatus |
| US5757297A (en) * | 1996-06-07 | 1998-05-26 | International Business Machines Corporation | Method and apparatus for recovering a serial data stream using a local clock |
| JP4482169B2 (ja) * | 1999-01-19 | 2010-06-16 | 富士フイルム株式会社 | 撮像表示装置 |
| JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
| JP4517891B2 (ja) * | 2005-02-28 | 2010-08-04 | 日本電気株式会社 | シリアル／パラレル変換回路及びパラレル／シリアル変換回路 |
| US7358872B2 (en) * | 2005-09-01 | 2008-04-15 | Micron Technology, Inc. | Method and apparatus for converting parallel data to serial data in high speed applications |
| JP4865664B2 (ja) | 2007-09-28 | 2012-02-01 | 富士フイルム株式会社 | 多孔性担体内で２以上の液を混合する方法 |
| EP2065706B1 (en) | 2007-11-29 | 2012-11-07 | FUJIFILM Corporation | Immunochromatography method |
| TW201219806A (en) * | 2010-11-12 | 2012-05-16 | Raydium Semiconductor Corp | Integrated circuit testing apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3274341A (en) * | 1962-12-17 | 1966-09-20 | Willard B Allen | Series-parallel recirgulation time compressor |
| US3753113A (en) * | 1970-06-20 | 1973-08-14 | Nippon Electric Co | Multilevel code signal transmission system |
| US4216460A (en) * | 1977-07-14 | 1980-08-05 | Independent Broadcasting Authority | Transmission and/or recording of digital signals |
| JPS55141823A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Data read-out circuit |
| JPS59178689A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | シフトレジスタ |
| DE3789433T2 (de) * | 1986-12-27 | 1994-06-30 | Sony Corp | Gerät zur digitalen Kodeumwandlung. |
| US4878058A (en) * | 1988-06-14 | 1989-10-31 | National Semiconductor Corporation | Multi-protocol data conversion |
-
1988
- 1988-10-05 JP JP63249862A patent/JP2865676B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-03 US US07/416,831 patent/US5089819A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5089819A (en) | 1992-02-18 |
| JPH0297994A (ja) | 1990-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2865676B2 (ja) | 画像表示装置 | |
| JP2523564B2 (ja) | 復号・書込み・読出し手段を有する情報処理装置 | |
| GB2179185A (en) | Interface device for converting the format of an input signal | |
| US4323891A (en) | Cursor display control system for a raster scan type display system | |
| WO1982002263A1 (en) | General purpose data terminal system | |
| JPS5937508B2 (ja) | 文字パタ−ンの発生装置 | |
| JPH06103456B2 (ja) | ラスタ演算回路 | |
| JP3233970B2 (ja) | 画像処理方法及び装置 | |
| JP3292237B2 (ja) | 液晶表示装置 | |
| JP2538388B2 (ja) | パタ―ン変換装置 | |
| JPH02185456A (ja) | 記録装置 | |
| JPH0379364A (ja) | 記録装置 | |
| JP2705107B2 (ja) | イメージデータ出力装置 | |
| JPS6234195A (ja) | 自動位相検出回路 | |
| JPH02212172A (ja) | 記録装置 | |
| JP2534736Y2 (ja) | スキャンデータ変換回路 | |
| KR920010838B1 (ko) | Ega 카드를 이용한 그래픽 데이터 하드카피방법 | |
| JP2504413B2 (ja) | 表示制御装置 | |
| JPS62219180A (ja) | パタ−ン発生装置 | |
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| JPS6251873A (ja) | 等寸画面記録装置 | |
| JPH03282892A (ja) | 文字／画像のパターン変換装置 | |
| JPH10171398A (ja) | 解像度変換装置及びその方法 | |
| JPS5971593A (ja) | Ｃｒｔデイスプレイのハ−ドコピ−方式 | |
| JPH07281653A (ja) | 画像処理装置 |