JPH10171398A

JPH10171398A - 解像度変換装置及びその方法

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Publication number: JPH10171398A
Application number: JP8333644A
Authority: JP
Inventors: Hirochika Matsuoka; 寛親松岡
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-12-13
Filing date: 1996-12-13
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】入力画像と異なる解像度の表示装置に対して
高画質な画像を出力できる解像度変換装置及びその方法
を提供する。【解決手段】ｍ画素×ｎラインの表示範囲を有し、前
記画素は少なくとも２階調を有するドットを複数個用い
て階調を表現する表示装置（ＦＬＣＤ）１のために入力
画像データの解像度を変換する解像度変換装置２におい
て、表示装置１の表示範囲と異なるｋ画素×ｌラインの
解像度を持つ画素データをマルチプレクサ４により入力
し、入力された画素データの階調を解像度変換装置５に
より所定のドットに対応させてｋ画素×ｌラインの画素
データを前記表示装置のｍ画素×ｎラインの画素データ
に変換し、解像度変換された画素データを出力コントロ
ーラ６により表示装置１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、階調表現に面積階
調方式を用いる表示装置を対象とする解像度変換装置及
びその方法に関するものである。

【０００２】

【従来の技術】近年、従来の表示装置（ＣＲＴディスプ
レイ）に代わるものとして、設置面積が比較的少なくて
済むフラットパネルディスプレイが注目されている。フ
ラットパネルディスプレイを実現する手段として、プラ
ズマ方式、ＴＦＴ方式、ＳＴＮ方式、強誘電性液晶（Ｆ
ＬＣ）方式等が知られているが、何れも、表示画素数が
あらかじめ固定されたマトリクスディスプレイ方式を用
いるものである。

【０００３】一般に、これらマトリクスディスプレイの
画素数は、目的とする用途に従って決定される。例え
ば、ＸＧＡの解像度を有するコンピュータの画像表示を
主目的とする場合、１２８０×１０２４の画素数により
マトリクスディスプレイを構成する。ここで、画像の送
信元であるコンピュータ（ホスト）を常にディスプレイ
側の解像度と等しい解像度で使用するのであれば何ら問
題は生じないが、ユーザ側では、例えばＸＧＡ対応のマ
トリクスディスプレイに８００×６００解像度の画像を
表示させたい場合もある。このような場合、ホスト側の
画素とマトリクスディスプレイ側の画素を１対１対応さ
せるだけでは、必然的にホスト側の解像度が小さくなれ
ば表示画面も小さくなってしまう。また、ユーザは解像
度を下げたときにも表示画像がディスプレイ全面に表示
されることを望み、上述したように表示画面が小さい場
合にはディスプレイに対して見にくいと感じる。換言す
れば、操作性が悪化したと不快感を感じる。

【０００４】そこで、ユーザの不快感を取り除くための
手段として、解像度変換が用いられている。この解像度
変換は、例えば８００×６００の画像を１２００×９０
０の画像へと拡大補間し、マトリクスディスプレイ本来
の画面サイズを有効に活用するものである。解像度変換
を実現する手段としては、従来より一般的に線形内挿補
間が最も知られており、様々な手法が提案され、利用さ
れている。

【０００５】

【発明が解決しようとする課題】しかしながら、何れの
線形内挿補間手法も表示画像が全体的にぼやける、或い
は文字などの形が不自然になる、といった短所を抱え
る。これは、内挿補間前の画像と内挿補間後の画像とを
それぞれの表示画面の大きさで正規化して空間周波数ス
ペクトラムを比較する際に、内挿補間後は内挿補間前に
比べ高周波における周波数成分が失われていたり、スペ
クトラムの周波数成分分布が大きく変化するためであ
る。

【０００６】上記の問題を解決するための最も単純かつ
効果的な解決策は、マトリクスディスプレイの解像度を
大幅に向上させることであるが、マトリクスディスプレ
イの解像度を上げると製造コストが飛躍的に跳ね上がる
ため、あまり現実的な手段ではない。また、解像度を変
化させず線形内挿補間の改良によれば、内挿に関する原
理的な理由から大幅な性能向上は望めない。

【０００７】本発明は、上記課題を解決するためになさ
れたもので、入力画像と異なる解像度の表示装置に対し
て高画質な画像を出力できる解像度変換装置及びその方
法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ｍ画素×ｎラインの表示範囲を有し、前
記画素は少なくとも２階調を有するドットを複数個用い
て階調を表現する表示装置のために入力画像データの解
像度を変換する解像度変換装置において、前記表示装置
の表示範囲と異なるｋ画素×ｌラインの解像度を持つ画
素データを入力する入力手段と、前記入力手段により入
力された画素データの階調を所定のドットに対応させて
ｋ画素×ｌラインの画素データを前記表示装置のｍ画素
×ｎラインの画素データに変換する解像度変換手段と、
前記解像度変換手段により解像度変換された画素データ
を前記表示装置に出力する出力手段とを有することを特
徴とする。

【０００９】また、上記目的を達成するために、本発明
は、ｍ画素×ｎラインの表示範囲を有し、前記画素は少
なくとも２階調を有するドットを複数個用いて階調を表
現する表示装置のために入力画像データの解像度を変換
する解像度変換方法において、前記表示装置の表示範囲
と異なるｋ画素×ｌラインの解像度を持つ画素データを
入力する入力工程と、前記入力工程により入力された画
素データの階調を所定のドットに対応させてｋ画素×ｌ
ラインの画素データを前記表示装置のｍ画素×ｎライン
の画素データに変換する解像度変換工程と、前記解像度
変換工程により解像度変換された画素データを前記表示
装置に出力する出力工程とを有することを特徴とする。

【００１０】

【発明の実施の形態】以下、図面を参照しながら本発明
に係る実施の形態を詳細に説明する。

【００１１】図１は、実施形態における解像度変換装置
を含む表示制御装置であるＦＬＣＤインタフェースの構
成を示すブロック図である。同図において、１は１２８
０×１０２４の解像度とＲ，Ｇ，Ｂ各色１６階調（各色
４ビット）を有するＦＬＣＤ（強誘電性液晶ディスプレ
イ）である。尚、ＦＬＣＤ１の１画素については図６を
参照して更に後述する。

【００１２】図１に戻り、２はアナログビデオ信号或い
はディジタル画像信号よりＦＬＣＤ１の表示制御を行う
ＦＬＣＤインタフェースである。図示するように、ＦＬ
ＣＤインタフェース２は３のＡ／Ｄコンバータブロッ
ク、４のマルチプレクサ、５の解像度変換装置、６の出
力コントローラ、７のフレームバッファ及び８のＩ／Ｆ
システムＭＰＵより構成される。

【００１３】次に、図１に示すシグナルフローに従って
ＦＬＣＤインタフェース２の内部の動作について以下に
説明する。尚、ホスト側からの入力画像の画素とＦＬＣ
Ｄ１の表示画素とを区別するために、ホスト側の画素を
ピクセルと称す。

【００１４】まず、Ａ／Ｄコンバータブロック３の動作
を説明する。図２は、Ａ／Ｄコンバータブロック３の詳
細な構成を示すブロック図である。図示するように、Ａ
／Ｄコンバータブロック３は２０１のＡ／Ｄコンバー
タ、２０２のＰＬＬ（Phase Locked Loop ）、２０３の
カウンタ及び２０４の同期分離回路より構成される。

【００１５】この構成において、入力されたアナログビ
デオ信号が同期分離回路２０４にて水平同期信号、垂直
同期信号に分離され、その水平同期信号がＰＬＬ２０２
にてピクセルクロックとして生成される。そして、Ａ／
Ｄコンバータ２０１にてこのピクセルクロックを用いた
アナログビデオ信号のサンプリングが行われ、Ｒ，Ｇ，
Ｂ各色８ビット（２５６階調）計２４ビットのピクセル
データが生成される。また、カウンタ２０３にてピクセ
ルクロックが水平同期毎にカウントされることにより水
平ブランク信号が生成される。図３は、図２に示す各信
号のタイミングを示すタイミングチャートである。

【００１６】図１に戻り、ＦＬＣＤインタフェース２は
外部からの画像入力としてアナログビデオ信号の他に図
３に示すタイミング仕様を満たすディジタル画像信号も
入力することができる。即ち、Ａ／Ｄコンバータブロッ
ク３からではなく、ピクセルクロック、ピクセルデー
タ、垂直同期信号、水平同期信号、水平ブランク信号を
直接入力することができる。そして、マルチプレクサ４
が水平同期信号の有無により、アナログビデオ信号かデ
ィジタル画像信号の何れかを選択し出力する。

【００１７】次に、解像度変換装置５は、動作前に予め
Ｉ／ＦシステムＭＰＵ８による解像度変換に関する初期
化及び設定を受けた上、入力されたピクセルデータに対
して解像度変換処理を行い、出力コントローラ６からの
転送クロックに同期して画素データ、即ち解像度変換の
結果であるところのＦＬＣＤの各画素のＲ，Ｇ，Ｂの輝
度値各４ビットを転送する。但し、解像度変換装置５が
提供できる解像度変換倍率は、最大で縦横２倍である。
本装置５の詳細については更に後述する。

【００１８】図４は、出力コントローラ６の詳細な構成
を示すブロック図である。図示するように、出力コント
ローラ６は４０１のバッファ、４０２の動き検知回路、
４０３のＯＳＣ、４０４の動き検知レジスタ及び４０５
の出力バッファより構成される。

【００１９】ところで、ＦＬＣＤ１は記憶性を有し、一
度ＦＬＣＤ１に描画された画像は、消去或いは再描画す
るまでＦＬＣＤ１上に表示され続けるという特徴を有す
る。従って、出力コントローラ６としては輝度の変化が
発生した箇所のみＦＬＣＤ１の画面を書き換えればよ
い。そこで、動き検知回路４０２にて解像度変換装置５
からの画素データに対し、フレームバッファ７に蓄えら
れている１フレーム前のデータとの比較が行われ、輝度
の変化が検知（動き検知）される。ここで輝度の変化が
検知されたピクセルを含むラインが動き検知レジスタ４
０４を介してＩ／ＦシステムＭＰＵ８ヘ通知される。こ
れにより、Ｉ／ＦシステムＭＰＵ８がこの動き検知レジ
スタ４０４から書き換えるべきラインを算出し、それら
のラインの画素データをＦＬＣＤ１ヘ送信するよう出力
バッファ４０５ヘ命令する。そして、ＦＬＣＤ１がこの
信号を受け、画面表示を行う。

【００２０】以上の動作により、ＦＬＣＤインタフェー
ス２はＦＬＣＤ１の表示制御を実現する。ここで、今後
の説明のため、ＦＬＣＤ１の１画素の輝度表現を図６を
参照して説明する。ＦＬＣＤ１は階調表現を面積階調で
実現するため、１画素が図６に示すようにＲ，Ｇ，Ｂそ
れぞれ４ドット、計１２ドットで構成される。各々のド
ットは点灯する、しないの２状態、即ち２階調を有し、
面責比８：４：２：１の順に輝度値８を表すドット、輝
度値４を表すドット、輝度値２を表すドット、輝度値１
を表すドットと定義する。これら面積の異なる４種のド
ットを組み合わせて点灯することで、Ｒ，Ｇ，Ｂそれぞ
れ１６階調の輝度を表現する。例えば、Ｒの輝度値が９
である場合、輝度値８を表すＲドットと輝度値１を表す
Ｒドットを点灯することで、これを表現するものであ
る。

【００２１】次に、実施形態における解像度変換装置５
について説明する。図５は、解像度変換装置５の構成を
示すブロック図である。同図において、５０１ｒ，５０
１ｇ及び５０１ｂはＬＵＴ参照回路、５０２ｒ，５０２
ｇ及び５０２ｂはルックアップテーブル（ＬＵＴ）、５
０３ｒ，５０３ｇ及び５０３ｂは書き込み制御装置、５
０４ｒ，５０４ｇ及び５０４ｂはラインバッファ、５０
５ｒ，５０５ｇ及び５０５ｂはフレームバッファ、５０
６はシーケンスコントローラ、５０７はＰＬＬ、５０８
はデコーダである。

【００２２】尚、以下の説明では、解像度変換をＲ，
Ｇ，Ｂ毎に計３系統に分けて実現するため、ＬＵＴ参照
回路、ＬＵＴ、ラインバッファ、書き込み制御回路、フ
レームバッファをそれぞれ３回路設け、それらをＲ，
Ｇ，Ｂ毎に使用する。破線により囲まれた部位が、この
３系統を含む図面である。また図５では、各系統で各個
に使用される信号線はそれぞれ別に示してあるが、各系
統で共通に使用される制御線、信号線は簡単のため１ラ
インで示してある。このような信号線は他の信号線と区
別するため、太線を用いて表示している。

【００２３】ここで、解像度変換装置の各部について説
明する。但し、解像度変換はＲ，Ｇ，Ｂ各色毎に行われ
ることから、簡単のため１色のみに注目して説明する。
また解像度変換の具体例を用いる場合、ＦＬＣＤインタ
フェース２に入力されるアナログビデオ信号若しくはデ
ィジタル画像信号は８００ピクセル×６００ラインの解
像度を有する画像情報であり、これを１２００画素×９
００ラインの解像度へ、即ち縦横１．５倍の解像度変換
を行うものと一貫し、説明する。

【００２４】尚、具体例では、この解像度変換を入力画
像２ピクセル×２ラインのブロックをＦＬＣＤ１の３画
素×３ラインのブロックを用いて表現することで実現す
るが、詳しくは更に後述する。

【００２５】まず、ＬＵＴ５０２ｒ，５０２ｇ及び５０
２ｂ（以下、単に５０２と記す）について説明する。Ｌ
ＵＴ５０２は解像度変換における入力画像のピクセルと
面積階調ディスプレイ上の画素のドットとの対応関係を
記憶するものである。即ち、ピクセルの位置及び輝度値
をエンコードしたアドレスを入力とし、これに対応して
画素内の各ドットの点灯情報をデータとして出力する。
尚、ピクセルの位置及び輝度値からアドレスへのエンコ
ーダはＬＵＴ参照回路５０１ｒ，５０１ｇ及び５０１ｂ
（以下、単に５０１と記す）を用いて行われる。回路５
０１については更に後述する。

【００２６】図７は、ＬＵＴ５０２の記憶方式を説明す
るための図である。図示するように、ＬＵＴ５０２は１
アドレスの中に１６ビットを有し、この１６ビットを用
いて面積階調ディスプレイ上の２×２画素分のドット点
灯の組み合わせを記憶する。また、前述したようにアド
レスはピクセルの位置及び輝度値からエンコードしたも
のである。即ち、アドレスに対応する１６ビットは、入
力画像のあるピクセルがある輝度値であるとき、面積階
調ディスプレイ上２×２画素の内のどのドットを点灯す
るかを記憶するものである。

【００２７】図８は、１アドレスにおける各ビットと２
×２画素内の各ドットの対応関係を示す図である。この
例では、ＭＳＢのビット１５−ビット１２が画素１１に
対応し、ビット１１−ビット８が画素１２に対応し、ビ
ット７−ビット４が画素２１に対応し、ビット３−ビッ
ト０（ＬＳＢ）が画素２２に対応する。また、各画素に
おけるビットと面積階調の輝度値の関係は図６に示す通
りである。

【００２８】図７に戻り、入力画像の１ピクセルの階調
数は１色に付き２５６階調である。そこで、図７に示す
ように、２５６階調分のアドレスを用意することで、あ
る１ピクセルに対してピクセルの輝度と点灯するドット
の組み合わせを記憶することができる。更に、１ピクセ
ル分の２５６アドレスを解像度変換に必要とされるｍ×
ｎブロック用意することで、解像度変換に必要な全ての
ピクセルの輝度と点灯するドットの組み合わせを記憶す
ることができる。ここで、ｍ，ｎは所望とする解像度変
換により自由に選択できることは言うまでもない。

【００２９】さて、所望とする解像度変換を行うため、
ＬＵＴ５０２の記憶内容は動作開始に先立ちデコーダ５
０８を介してＩ／ＦシステムＭＰＵ８により適当な値に
初期設定される。実際の動作としては、Ｉ／Ｆシステム
ＭＰＵ８からの命令は一度、解像度変換装置５内のデコ
ーダ５０８にて復号化され、ＬＵＴ５０２ヘの書き込み
命令であることが認識された後、このデコーダ５０８に
よりＬＵＴ５０２ヘの書き込み信号が発せられる。

【００３０】図９は、上述した解像度変換例におけるＬ
ＵＴ５０２の記憶内容の一部を示す図である。図９に示
す記憶内容は入力画像の２ピクセル×２ラインのブロッ
クとディスプレイ上の３画素×３ラインのブロック分の
ドットとを対応させる解像度変換に基づくものである。
図１０は、この解像度変換を説明するための模式図であ
る。また、図１１はＲ，Ｇ，Ｂ３色について入力画像の
２ピクセル×２ラインとディスプレイ上の３画素×３ラ
インに含まれるドットとの対応関係を示す模式図であ
る。

【００３１】図９に戻り、アドレス０〜２５５まではピ
クセル１に対応し、アドレス２５６〜５１１はピクセル
２に対応し、アドレス５１２〜７６７はピクセル３に対
応し、アドレス７６８〜１０２３はピクセル４に対応す
るピクセルの輝度と点灯するドットの組み合わせとの対
応関係を示すものである。

【００３２】次に、ＬＵＴ参照回路５０１について説明
する。図１２は、実施形態におけるＬＵＴ参照回路５０
１の構成を示す図である。図示するように、ＬＵＴ参照
回路５０１は１２０１のラインカウンタ、１２０２，１
２０７のＡＮＤ、１２０３のラインカウンタ用比較レジ
スタ、１２０４，１２０６の比較器、１２０５のピクセ
ルカウンタ用比較レジスタ、１２０８のピクセルカウン
タ、１２０９のアドレステーブル、１２１０の加算器よ
り構成されている。

【００３３】上記の構成において、ＬＵＴ参照回路５０
１はＲ，Ｇ又はＢのピクセルデータ（ピクセルの輝度
値）と、入力ピクセルの位置とにより、アクセスすべき
ＬＵＴのアドレスをエンコードし、ＬＵＴのアドレスラ
インヘアドレス信号を出力するものである。入力ピクセ
ルの位置は、ピクセルクロックのカウントと、後述する
シーケンスコントローラ５０６による制御信号とから求
められる。

【００３４】図１３は、ＬＵＴ参照回路５０１の動作タ
イミングを示すタイミングチャートである。同図におい
て、イネーブル信号、ライン信号及びフレーム信号はシ
ーケンスコントローラからの出力信号である。イネーブ
ル信号はピクセルカウンタのカウンタ動作の許可を、ロ
ーアクティブで行う。ライン信号は水平同期信号に相当
し、ピクセルカウンタのクリア並びにラインカウンタの
加算を行う。本信号はローアクティブである。フレーム
信号は垂直同期信号に相当し、ラインカウンタ及びピク
セルカウンタのクリアを行う。本信号はローアクティブ
であり、ラインカウンタのローアクティブと同じ期間だ
けアサートされる。

【００３５】ここで、図１２及び図１３を用いてＬＵＴ
参照回路５０１の動作を説明する。アクセスを行うＬＵ
Ｔのアドレスはピクセルデータとアドレステーブル１２
０９からの出力とを加算器１２１０にて加算することで
エンコードされる。アドレステーブル１２０９からの出
力は、ピクセルクロックをカウントするピクセルカウン
タ１２０８と、ライン信号をカウントするラインカウン
タ１２０１との出力をセレクタ信号として選択される。
カウンタ１２０１，１２０８は共に、４ビットカウンタ
で構成され、ラインカウンタ１２０１からの出力を上位
４ビットとし、ピクセルカウンタ１２０８からの出力を
下位４ビットとしてセレクタ信号を生成する。さて、ピ
クセルカウンタ１２０８及びラインカウンタ１２０１は
上述したライン信号及びフレーム信号によってカウンタ
クリアされるが、各カウンタ用の比較レジスタ１２０
３，１２０５とカウンタ値が等しくなったときにもカウ
ンタクリアされる。各比較レジスタ１２０３，１２０５
の値はＩ／ＦシステムＭＰＵ８よりデコーダを通して設
定される。

【００３６】また、Ｉ／ＦシステムＭＰＵ８はＬＵＴ参
照回路５０１の初期化に際し、上述の各比較レジスタ１
２０３，１２０５への設定命令を行う他、アドレステー
ブル１２０９へのアドレス書き込み命令も行う。これら
命令信号は、一度解像度変換装置内のデコーダ５０８に
て復号化され、ＬＵＴ参照回路５０１への書き込み命令
であることが認識された後、このデコーダ５０８により
ＬＵＴ参照回路５０１内の各比較レジスタ１２０３，１
２０５及びアドレステーブル１２０９への書き込み信号
が発せられる。

【００３７】図１４は、ＬＵＴ参照回路５０１に関して
先に定義した解像度変換例における２つの比較レジスタ
１２０３，１２０５の値、及びアドレステーブル１２０
９のメモリマップを示す図である。本変換例では、図１
０に示すように、２ピクセル×２ラインを３画素×３ラ
インに割り当てることにより解像度変換が行われる。こ
こで、解像度変換が２ピクセル×２ライン毎に周期的に
行なわれることから、ピクセルカウンタ用比較レジスタ
１２０５の値が“２”、ラインカウンタ用比較レジスタ
１２０３の値が“２”と定まる。また、図９に示したＬ
ＵＴの記憶例における変換データ先頭アドレスを各々記
憶する必要から、図１０に示す画素１１の変換情報の先
頭アドレス００００を００番地に、図１０に示す画素１
２の変換情報の先頭アドレス０１００を０１番地に、図
１０に示す画素２１の変換情報の先頭アドレス０２００
を１０番地に、図１０に示す画素２２の変換情報の先頭
アドレス０３００を１１番地に記憶する。

【００３８】以上、００，０１，１０，１１番地以外
は、本変換例では使用されないため、図１４に示すよう
に記憶内容が不定となっている。実際、これら４つの番
地以外はアクセスされないため何ら問題はない。

【００３９】このように、ＬＵＴ参照回路５０１により
ＬＵＴ５０２をアクセスした結果として入力画像のピク
セルの輝度とディスプレイ上の画素のドットの対応関係
から各ドットの点灯、非点灯の状態に関する情報が１６
ビットのデータとしてＬＵＴ５０２から出力される。そ
して、この情報から詳細は図１５に示す書き込み制御回
路５０３ｒ，５０３ｇ及び５０３ｂ（以下、単に５０３
と記す）がシーケンスコントローラ５０６からの制御信
号ＯＥ１〜６、ＷＥ１〜６及びＳＥＬ１〜６に従って、
ラインバッファ５０４ｒ，５０４ｇ及び５０４ｂ（以
下、単に５０４と記す）を用いて面積階調ディスプレイ
の１画素の輝度データを構成し、フレームバッファ５０
５ｒ，５０５ｇ及び５０５ｂ（以下、単に５０５と記
す）へ書き込みを行う。

【００４０】次に、書き込み制御回路５０３の各部及び
ラインバッファ５０４について説明する。図１５は、書
き込み制御回路５０３の構成を示す図である。図示する
ように、ＤＭＵＸ１５０１（デマルチプレクサ）は、Ｌ
ＵＴ５０２からの出力である１６ビットデータを上位８
ビットと下位８ビットとでＳＥＬ１信号の制御によりデ
マルチプレクサ出力する。図１６は、ＳＥＬ１信号によ
るＤＭＵＸ１５０１のデマルチプレクス動作を示す図で
ある。

【００４１】ＤＭＵＸ１５０２は、ＤＭＵＸ１５０１Ｃ
ラインからの出力８ビットを、更に上位４ビットと下位
４ビットとでＳＥＬ２信号の制御によりデマルチプレク
スし、３出力ラインの何れかに出力する。図１７は、Ｓ
ＥＬ２信号によるＤＭＵＸ１５０２のデマルチプレクス
動作を示す図である。

【００４２】ＤＭＵＸ１５０３は、ＯＲ１５０５の出力
とＤＭＵＸ１５０２のＣラインからの出力とをＳＥＬ３
信号の制御によりデマルチプレクスし、出力する。図１
８は、ＳＥＬ３信号によるＤＭＵＸ１５０３のデマルチ
プレクス動作を示す図である。

【００４３】バッファ１５０４は４ビット構成であり、
ＤＭＵＸ１５０２のＥラインからの出力を１ピクセルク
ロックの間保持する。このバッファ１５０４は、シーケ
ンスコントローラ５０６からのクリア信号ＣＬＲ１によ
りバッファ１５０４ヘの入力如何にかかわらずクリアす
ることが可能である。バッファ１５０４ヘの書き込み
は、ピクセルクロック立ち上がりで実行される。

【００４４】ＤＭＵＸ１５０６は、ＤＭＵＸ１５０１Ｄ
ラインからの出力８ビットを、更に上位４ビット下位４
ビットとでＳＥＬ４信号の制御によりデマルチプレクス
し、３出力ラインの何れかに出力する。このＳＥＬ４信
号によるＤＭＵＸ１５０６のデマルチプレクス動作は図
１７に示すものと同様である。

【００４５】ＤＭＵＸ１５０７は、ＯＲ１５０９の出力
とＯＲ１５１０の出力とをＳＥＬ５信号の制御によりデ
マルチプレクスし、出力する。このＳＥＬ５信号による
ＤＭＵＸ１５０７のデマルチプレクス動作は図１８に示
すものと同様である。

【００４６】バッファ１５０８は４ビット構成であり、
ＤＭＵＸ１５０６のＥラインからの出力を１ピクセルク
ロックの間保持する。このバッファ１５０８は、シーケ
ンスコントローラ５０６からのクリア信号ＣＬＲ２によ
りバッファ１５０８ヘの入力如何にかかわらずクリアす
ることが可能である。バッファヘ１５０８の書き込み
は、ピクセルクロック立ち上がりで実行される。

【００４７】バッファ１５１１は８ビット×２の構成か
らなり、書き込みは４ビット単位、出力は８ビット単位
に行われる。バッファ１５１１に対するライトイネーブ
ル信号ＷＥ１Ｈ，ＷＥ１Ｌ，ＷＥ２Ｈ及びＷＥ２Ｌと、
アウトプットイネーブル信号ＯＥ１，ＯＥ２はシーケン
スコントローラ５０６より出力される。このバッファ１
５１１への書き込みは、ライトイネーブルのローアサー
ト期間中、ピクセルクロック立ち上がりで実行される。
このバッファ１５１１からの読み出しはアウトプットイ
ネーブルがローアサートされている期間有効であり、ハ
イアサート期間中では出力はＨｉ−Ｚ状態に保持され
る。

【００４８】バッファ１５１２は８ビット×２の構成か
らなり、書き込みは４ビット単位、出力は８ビット単位
に行われる。バッファ１５１２に対するライトイネーブ
ル信号ＷＥ３Ｈ，ＷＥ３Ｌ，ＷＥ４Ｈ及びＷＥ４Ｌと、
アウトプットイネーブル信号ＯＥ３，ＯＥ４はシーケン
スコントローラ５０６より出力される。このバッファ１
５１２への書き込みは、ライトイネーブルのローアサー
ト期間中、ピクセルクロック立ち上がりで実行される。
このバッファ１５１２からの読み出しはアウトプットイ
ネーブルがローアサートされている期間有効であり、ハ
イアサート期間中では出力はＨｉ−Ｚ状態に保持され
る。

【００４９】バッファ１５１３は８ビット×２の構成か
らなり、書き込みは８ビット単位、出力は４ビット単位
に行われる。バッファ１５１３に対するライトイネーブ
ル信号ＷＥ５，ＷＥ６と、アウトプットイネーブル信号
ＯＥ５Ｈ，ＯＥ５Ｌ，ＯＥ６Ｈ及びＯＥ６Ｌはシーケン
スコントローラ５０６より出力される。このバッファ１
５１３への書き込みは、ライトイネーブルのローアサー
ト期間中、ピクセルクロック立ち上がりで実行される。
このバッファ１５１３からの読み出しはアウトプットイ
ネーブルがローアサートされている期間有効であり、ハ
イアサート期間中では出力はＨｉ−Ｚ状態に保持され
る。

【００５０】ＤＭＵＸ１５１４は、バッファ１５１３の
出力をＳＥＬ６信号によりデマルチプレクスし、出力す
る。図１９は、ＳＥＬ６信号によるＤＭＵＸ１５１０の
デマルチプレクス動作を示す図である。

【００５１】バッファ１５１５は８ビット×２の構成か
らなり、書き込みは８ビット単位、出力は１６ビット単
位に行われる。バッファ１５１５に対するライトイネー
ブル信号ＷＥ７Ｈ，ＷＥ７Ｌと、アウトプットイネーブ
ル信号ＯＥ７はシーケンスコントローラ５０６より出力
される。

【００５２】図２３は、ラインバッファ５０４の構成を
示す図である。ラインバッファ２２０１，２２０２，２
２０３はデュアルポート構成シリアルアクセスメモリで
あり、一方のポートは書き込み専用、もう一方のポート
は読み出し専用である。またラインバッファ２２０１，
２２０２，２２０３ヘの書き込みはクロックＳＥＣＬ＿
ａ，ＷＥＣＬＫ＿ｂ，ＷＥＣＬＫ＿ｃの立ち上がりで行
われ、書き込みの後、書き込み用アドレスポインタがイ
ンクリメントされる。アドレスポインタのクリアは、Ｗ
ＡＣＬＲ＿ａ，ＷＡＣＬＲ＿ｂ，ＷＡＣＬＲ＿ｃをハイ
にアサートすることで実行される。

【００５３】一方、ラインバッファからの読み込みは、
クロックＯＥＣＬＫ＿ａ，ＯＥＣＬＫ＿ｂ，ＯＥＣＬＫ
＿ｃの立ち上がりで行われ、読み出された値は次のクロ
ックの立ち上がりまで保持される。また、クロックの立
ち上がりにて読み込み用アドレスポインタがインクリメ
ントされる。アドレスポインタのクリアは、ＯＡＣＬＲ
＿ａ，ＯＡＣＬＲ＿ｂ，ＯＡＣＬＲ＿ｃをローにアサー
トすることで実行される。図２４は、セレクタ２２０４
の動作を示す図であり、図２５はセレクタ２２０５の動
作を示す図であり、図２６はＤＭＵＸ２２０６，２２０
７，２２０８の動作を示す図である。

【００５４】次に、書き込み制御回路５０３の動作につ
いて説明する。ここでは、先に定義した１．５倍解像度
変換を例に説明する。図２０乃至図２２は、シーケンス
コントローラ５０６からの信号タイミングの一部を示す
タイミングチャートである。図２０は０ライン０ピクセ
ル目からの動作を示し、図２１及び図２２は１ライン０
ピクセル目からの動作を示すタイミングチャートであ
る。

【００５５】図２７は、解像度変換装置における動作を
説明するための図である。本解像度変換の目的は、言う
までもなく、点線で囲まれたドットを用い、解像度変換
装置に入力された画像のピクセルデータ（輝度）を表現
することである。

【００５６】図２７に示す点線で囲まれた部位Ｐ（０，
０）は、入力された画像のピクセルデータＰ（０，０）
を表現するために用いられ、また部位Ｐ（０，１）は、
入力された画像のピクセルデータＰ（０，１）を表現す
るために用いられる。以下、これに準ずる。一方、実線
で囲まれた部位ｄ（ｘ，ｙ）は、実際のＦＬＣＤ１上の
左端からｘ、上端からｙめの画素の輝度値である。

【００５７】動作説明に戻り、まず図２０に示す制御信
号による動作を説明する。図２８は、図２０に示すピク
セルクロック１の立ち下がり後の書き込み制御回路５０
３の内部状態を模式的に示す図である。図２８におい
て、各デマルチプレクサ内部の実線はデマルチプレクサ
の入力と出力との接続を示す。また、各セレクタの動作
については、図１６〜図１９のデマルチプレクサ動作及
び図２０のセレクタ信号ＳＥＬ１〜６に従う。

【００５８】これらセレクタ動作により、図２７に示す
Ｐ（０，０）の画素１１情報がバッファ１５１１の０〜
３ビットへ、画素１２情報がバッファ１５０４ヘ、画素
２１情報がバッファ１５１２の０〜３ビットへ、画素２
２情報がバッファ１５０８ヘ入力される。尚、画素１
１、画素１２、画素２１、画素２２は図８及び前述した
ＬＵＴ５０２で説明したものである。図２０に戻り、各
バッファヘの入力はピクセルクロック１’の立ち上がり
にてラッチされる。尚、Ｐ（０，０）の画素１１情報は
ｄ（０，０）の輝度情報を完全に含み、画素１２情報は
ｄ（１，０）の輝度情報を完全に含むものである。

【００５９】続いて、ピクセルクロック２の立ち下がり
後の書き込み制御回路５０３の内部状態を図２９に模式
的に示す。このとき、セレクタ動作により、Ｐ（１，
０）の画素１２情報がバッファ１５１１の８〜１１ビッ
トへ、画素２２情報がバッファ１５１２の８〜１１ビッ
トへ入力される。またＰ（１，０）の画素１１情報は、
ピクセルクロック１’にてバッファ１５０４にラッチさ
れたＰ（０，０）の画素１２情報と論理和される。この
論理和により、ｄ（１，０）の輝度情報が完全に構築さ
れ、バッファ１５１１の３〜７ビットヘ入力される。一
方、Ｐ（１，０）の画素２１情報も、ピクセルクロック
１’にてバッファ１５０４にラッチされたＰ（０，０）
の画素２２情報と論理和され、バッファ１５１２の３〜
７ビットヘ入力される。ところで、このバッファ１５１
２の３〜７ビットへの入力はｄ（１，１）の情報を完全
に構築するものではない。図２７からも明らかなよう
に、完全に情報を構築するためには、Ｐ（０，１）の画
素１２情報及びＰ（１，１）の画素１１情報を必要とす
る。また、バッファ１５１２の８〜１１ビットへの入力
であるｐ（１，０）の画素２２情報も同様である。

【００６０】そこで、ｄ（ｘ，１）（但し、ｘは１０２
３以下の自然数である）の輝度情報は一度ラインバッフ
ァに格納された後、再び書き込み制御回路５０３へフィ
ードバックされ、処理される。この処理については更に
後述する。動作説明に戻り、各バッファへの入力はピク
セルクロック２’の立ち上がりでラッチされる。

【００６１】次に、図２０にて時系列をピクセルクロッ
ク３まで戻し、ラインバッファヘの書き込み動作を説明
する。まず、図１５に示すように、バッファ１５１２の
０〜７ビットの出力がイネーブルされ、ｄ（０，０）と
ｄ（１，０）との輝度情報がラインバッファＷＤ１ヘ入
力されると共に、バッファ１５１１の０〜７ビットの出
力がイネーブルされ、ｄ（０，１）とｄ（１，１）との
輝度値がラインバッファＷＤ２ヘ入力される。次に、図
２３に示すラインバッファヘの入力ＷＤ１，ＷＤ２はセ
レクタ２２０４によりそれぞれラインバッファａ２２０
１、ラインバッファｂ２２０２ヘと入力される。尚、セ
レクタ動作については、図２０のＳＥＬ１１信号並びに
図２４のセレクタ動作に従う。さて、図２０に戻り、ラ
インバッファａ及びｂへの入力データはＷＣＬＫ＿ａ，
ＷＣＬＫ＿ｂの立ち上がりにより格納される。

【００６２】以上、一連の動作に準じた処理をシーケン
スコントローラ５０６からの制御に従って繰り返す。こ
の処理結果として、ピクセルクロック８’の立ち上がり
までに、ピクセルｐ（ｘ，０）はｄ（ｙ，０）の完全な
輝度情報及びｄ（ｙ，１）の一部輝度情報へと変換さ
れ、ｄ（ｙ，０）はラインバッファａヘ、ｄ（ｙ，１）
はラインバッファｂヘと格納される。

【００６３】次に、図２１及び図２２に示す制御信号に
よる書き込み制御回路５０３の動作を説明する。まず、
ピクセルクロック０’の立ち上がりでラインバッファ５
０４内ラインバッファｂのアドレス０の内容、即ち、ｄ
（０，１）及びｄ（０，２）の情報がバッファ１５１３
の０〜７ビットへ格納される。

【００６４】続いて、ピクセルクロック１の立ち下がり
後の書き込み制御回路５０３の内部状態を図３０に模式
的に示す。図３０において、各デマルチプレクサ内部の
実線は、デマルチプレクサの入力と出力との接続を示
す。各セレクタの動作については、図１６〜図１９のデ
マルチプレクサ動作及び図２０のセレクタ信号ＳＥＬ１
〜６に従う。これらセレクタの動作により、Ｐ（０，
１）の画素１２情報がバッファ１５０４ヘ、画素２１情
報がバッファ１５１２の０〜３ビットへ、画素２１情報
がバッファ１５０８ヘ入力される。画素１１情報は、バ
ッファ１５０８内、フィードバックされたＰ（１，０）
の画素１２情報と加算された後、バッファ１５１１の０
〜３ビットへ入力される。このフィードバック加算によ
り、ｄ（０，１）の輝度情報は完全に構成される。図２
１及び図２２に戻り、各バッファヘの入力はピクセルク
ロック１’の立ち上がりにてラッチされる。

【００６５】次に、ピクセルクロック１’の立ち上がり
でラインバッファ２２０２内ラインバッファｂのアドレ
ス１の内容、即ちｄ（０，３）及びｄ（０，４）の輝度
情報がバッファ１５１３の８〜１５ビットへ格納され
る。

【００６６】続いて、ピクセルクロック２の立ち下がり
後の書き込み制御回路５０３の内部状態を図３１に模式
的に示す。データフローは次のように記述される。Ｐ
（１，１）の画素１１情報は、ピクセルクロック１’に
てバッファ１５０４にラッチされたＰ（０，１）の画素
１２情報と、ｄ（１，１）輝度情報を保持するバッファ
１５０８の４〜７ビットの出力とを論理和される。この
論理和により、ｄ（１，１）の情報が完全に構築され、
バッファ１５１１の３〜７ビットへ入力される。Ｐ
（１，１）の画素１２情報はｄ（２，１）輝度情報を保
持するバッファ１５１３の８〜１１ビットの出力と論理
和される。この論理和により、ｄ（２，１）の輝度情報
が完全に構築され、バッファ１５１１の８〜１１ビット
へ入力される。画素２１情報は、ピクセルクロック１’
にてバッファ１５０４にラッチされたＰ（０，１）の画
素１２情報と論理和される。この論理和により、ｄ
（１，２）の輝度情報が完全に構築され、バッファ１５
１２の３〜７ビットへ入力される。画素２２情報は、ｄ
（２，２）の完全な輝度情報を含むものであるため、バ
ッファ１５１２の８〜１１ビットへ入力する。各バッフ
ァヘの入力はピクセルクロック２’の立ち上がりにてラ
ッチされる。

【００６７】次に、図２１及び図２２にて時系列をピク
セルクロック３まで戻し、ラインバッファへの書き込み
動作を説明する。まず、バッファ１５１１の０〜７ビッ
トの出力がイネーブルされ、ｄ（０，１）とｄ（１，
１）との輝度情報がラインバッファＷＤ１ヘ入力される
と共に、バッファ１５１２の０〜７ビットの出力がイネ
ーブルされ、ｄ（０，２）とｄ（１，２）との輝度情報
がラインバッファＷＤ２ヘ入力される。ここで、ライン
バッファヘの入力ＷＤ１，ＷＤ２はセレクタ２２０４に
よりそれぞれラインバッファｂ２２０２、ラインバッフ
ァｃ２２０３ヘと入力される。尚、セレクタ動作につい
ては、図２２のＳＥＬ１１信号並びに図２４のセレクタ
動作に従う。さて、図２１及び図２２に戻り、ラインバ
ッファａ及びｂへの入力データはＷＣＬＫ＿ａ，ＷＣＬ
Ｋ＿ｂの立ち上がりにより格納される。

【００６８】以上、一連の動作に準じた処理をシーケン
スコントローラ５０６からの制御に従って繰り返す。こ
の処理結果として、ピクセルクロック８’の立ち上がり
までに、ピクセルｐ（ｘ，１）は、ｄ（ｙ，１）及びｄ
（ｙ，２）の完全な輝度情報へと変換され、ｄ（ｙ，
１）はラインバッファｂヘ、ｄ（ｙ，２）はラインバッ
ファｃヘと格納される。

【００６９】このように、書き込み制御回路５０３の一
連の動作をシーケンスコントローラ５０６により制御
し、ＦＬＣＤ上の各画素の輝度値を構成し、フレームバ
ッファ５０５ヘ転送する。

【００７０】尚、ラインバッファ５０４の内容をフレー
ムバッファ５０５ヘ転送する処理はピクセルクロックを
ＰＬＬ５０７により逓倍した信号に同期して行われる。
これにより、解像度変換装置５における入力と出力との
間の転送レートの違いを吸収できる。但し、フレームバ
ッファ５０５の転送クロックとしてＰＬＬ５０７からの
出力が入力されるようにセレクタ２２０６，２２０７，
２２０８を制御する。ＰＬＬ５０７ヘの分周値の設定
は、Ｉ／ＦシステムＭＰＵ８よりデコーダ５０８を介し
て行われる。ラインバッファ５０４の記憶内容は８ビッ
ト毎にアクセスされ、解像度変換装置５内のバッファ１
５１５で１６ビットに纏められ、フレームバッファ５０
５ヘワード単位で書き込まれる。フレームバッファ５０
５から出力コントローラ６ヘの転送は、ラスタスキャン
方式で行われる。本実施形態では、出力コントローラを
ＶＲＡＭ（ビデオラム）で構成するため、フレームバッ
ファ５０５の入出力タイミングを考慮する必要は生じな
い。

【００７１】以上により、解像度変換装置５によって解
像度変換が実現される。

【００７２】本発明の本質からすれば、拡大、縮小を含
む全ての解像度変換が可能である。更に、本発明は対象
とする面積階調ディスプレイの画素構成に依らず、適用
可能である。

【００７３】このように、本実施形態によれば、疑似的
に入力画像の解像度と同じ解像度の画面をマトリクスデ
ィスプレイ上に構成するため、内挿補間前の画像と内挿
補間後の画像とをそれぞれの表示画面の大きさで正規化
して空間周波数のスペクトラムを比較する際に、従来の
線形内挿補間と比べてスペクトラムの周波数成分分布の
相違が小さくて済む。また、１画素当たりの階調数が向
上する。即ち、文字等においても、自然画等においても
より自然な画面が得られるので、高品位な画像を提供す
ることができる。

【００７４】尚、本発明は複数の機器（例えば、ホスト
コンピュータ，インタフェイス機器，リーダ，プリンタ
など）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機，ファクシミリ装置な
ど）に適用してもよい。

【００７５】また、本発明の目的は前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体を、システム或いは装置に供給し、そのシ
ステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、達成されることは言うまでも
ない。

【００７６】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【００７７】プログラムコードを供給するための記憶媒
体としては、例えばフロッピーディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【００７８】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部又は全部
を行い、その処理によって前述した実施形態の機能が実
現される場合も含まれることは言うまでもない。

【００７９】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書込まれた後、そのプログラムコードの指示に基
づき、その機能拡張ボードや機能拡張ユニットに備わる
ＣＰＵなどが実際の処理の一部又は全部を行い、その処
理によって前述した実施形態の機能が実現される場合も
含まれることは言うまでもない。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
入力画像と異なる解像度の表示装置に対して高画質な画
像を出力することが可能となる。

【００８１】

【図面の簡単な説明】

【図１】実施形態における解像度変換装置を含むＦＬＣ
Ｄインタフェースの構成を示すブロック図である。

【図２】Ａ／Ｄコンバータブロック３の詳細な構成を示
すブロック図である。

【図３】図２に示す各信号のタイミングを示すタイミン
グチャートである。

【図４】出力コントローラ６の詳細な構成を示すブロッ
ク図である。

【図５】解像度変換装置５の構成を示すブロック図であ
る。

【図６】ＦＬＣＤ１の１画素の輝度表現を説明するため
の図である。

【図７】ＬＵＴ５０２の記憶方式を説明するための図で
ある。

【図８】１アドレスにおける各ビットと２×２画素内の
各ドットの対応関係を示す図である。

【図９】解像度変換例におけるＬＵＴ５０２の記憶内容
の一部を示す図である。

【図１０】実施形態における解像度変換を説明するため
の模式図である。

【図１１】Ｒ，Ｇ，Ｂ３色について入力画像の２ピクセ
ル×２ラインとディスプレイ上の３画素×３ラインに含
まれるドットとの対応関係を示す模式図である。

【図１２】実施形態におけるＬＵＴ参照回路５０１の構
成を示す図である。

【図１３】ＬＵＴ参照回路５０１の動作タイミングを示
すタイミングチャートである。

【図１４】ＬＵＴ参照回路５０１に関して先に定義した
解像度変換例における２つの比較レジスタ１２０３，１
２０５の値、及びアドレステーブル１２０９のメモリマ
ップを示す図である。

【図１５】書き込み制御回路５０３の構成を示す図であ
る。

【図１６】ＳＥＬ１信号によるＤＭＵＸ１５０１のデマ
ルチプレクス動作を示す図である。

【図１７】ＳＥＬ２信号（ＳＥＬ４信号）によるＤＭＵ
Ｘ１５０２（ＤＭＵＸ１５０６）のデマルチプレクス動
作を示す図である。

【図１８】ＳＥＬ３信号（ＳＥＬ５信号）によるＤＭＵ
Ｘ１５０３（ＤＭＵＸ１５０７）のデマルチプレクス動
作を示す図である。

【図１９】ＳＥＬ６信号によるＤＭＵＸ１５１０のデマ
ルチプレクス動作を示す図である。

【図２０】偶数ライン０ピクセル目からの動作に対する
制御信号のタイミングチャートである。

【図２１】奇数ライン０ピクセル目からの動作に対する
制御信号のタイミングチャートである。

【図２２】奇数ライン０ピクセル目からの動作に対する
制御信号のタイミングチャートである。

【図２３】ラインバッファ５０４の構成を示す図であ
る。

【図２４】セレクタ２２０４の動作を示す図である。

【図２５】セレクタ２２０５の動作を示す図である。

【図２６】ＤＭＵＸ２２０６，２２０７，２２０８の動
作を示す図である。

【図２７】解像度変換装置における動作を説明するため
の図である。

【図２８】図２０に示すピクセルクロック１の立ち下が
り後の書き込み制御回路５０３の内部状態を模式的に示
す図である。

【図２９】図２０に示すピクセルクロック２の立ち下が
り後の書き込み制御回路５０３の内部状態を模式的に示
す図である。

【図３０】図２１，図２２に示すピクセルクロック１の
立ち下がり後の書き込み制御回路５０３の内部状態を模
式的に示す図である。

【図３１】図２１，図２２に示すピクセルクロック２の
立ち下がり後の書き込み制御回路５０３の内部状態を模
式的に示す図である。

【符号の説明】

１ＦＬＣＤ２ＦＬＣＤインタフェース３Ａ／Ｄコンバータブロック４マルチプレクサ５解像度変換装置６出力コントローラ７フレームバッファ８Ｉ／ＦシステムＭＰＵ５０１ＬＵＴ参照回路５０２ＬＵＴ５０３書き込み制御回路５０４ラインバッファ５０５フレームバッファ５０６シーケンスコントローラ５０７ＰＬＬ５０８デコーダ

Claims

【特許請求の範囲】

【請求項１】ｍ画素×ｎラインの表示範囲を有し、前
記画素は少なくとも２階調を有するドットを複数個用い
て階調を表現する表示装置のために入力画像データの解
像度を変換する解像度変換装置において、前記表示装置の表示範囲と異なるｋ画素×ｌラインの解
像度を持つ画素データを入力する入力手段と、前記入力手段により入力された画素データの階調を所定
のドットに対応させてｋ画素×ｌラインの画素データを
前記表示装置のｍ画素×ｎラインの画素データに変換す
る解像度変換手段と、前記解像度変換手段により解像度変換された画素データ
を前記表示装置に出力する出力手段とを有することを特
徴とする解像度変換装置。
【請求項２】前記解像度変換手段は、入力画素データ
をａ画素×ｂライン（ａ≦ｍ，ｂ≦ｎ）のブロック毎に
入力画素データの階調を所定のドットに対応させて変換
することを特徴とする請求項１記載の解像度変換装置。
【請求項３】更に、少なくともａ×ｂのアドレスを入
力画素データの階調に対応する分だけ有し、１アドレス
のデータが少なくともｉビットで構成されるメモリを備
え、前記メモリは、前記階調に対応する各々のアドレスの各
ビットをブロック内の所定のドットに対応させることを
特徴とする請求項２記載の解像度変換装置。
【請求項４】前記メモリに記憶されるデータは、動作
開始前に所望の値が書き込まれることを特徴とする請求
項３記載の解像度変換装置。
【請求項５】ｍ画素×ｎラインの表示範囲を有し、前
記画素は少なくとも２階調を有するドットを複数個用い
て階調を表現する表示装置のために入力画像データの解
像度を変換する解像度変換方法において、前記表示装置の表示範囲と異なるｋ画素×ｌラインの解
像度を持つ画素データを入力する入力工程と、前記入力工程により入力された画素データの階調を所定
のドットに対応させてｋ画素×ｌラインの画素データを
前記表示装置のｍ画素×ｎラインの画素データに変換す
る解像度変換工程と、前記解像度変換工程により解像度変換された画素データ
を前記表示装置に出力する出力工程とを有することを特
徴とする解像度変換方法。
【請求項６】前記解像度変換工程は、入力画素データ
をａ画素×ｂライン（ａ≦ｍ，ｂ≦ｎ）のブロック毎に
入力画素データの階調を所定のドットに対応させて変換
することを特徴とする請求項５記載の解像度変換方法。