JP2908009B2 - 表示制御方法 - Google Patents
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- JP2908009B2 JP2908009B2 JP2328891A JP32889190A JP2908009B2 JP 2908009 B2 JP2908009 B2 JP 2908009B2 JP 2328891 A JP2328891 A JP 2328891A JP 32889190 A JP32889190 A JP 32889190A JP 2908009 B2 JP2908009 B2 JP 2908009B2
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶ディスプレイ等のフラットディスプレ
イなどを用いたワークステーション等の情報処理装置に
用いる表示制御装置、及びその表示データの制御方式に
関する。
イなどを用いたワークステーション等の情報処理装置に
用いる表示制御装置、及びその表示データの制御方式に
関する。
現在、ワークステーションに代表される高精細な表示
制御装置では、特公昭54−37943号公報に記載のよう
な、ルックアップテーブルによる多色化及び表示色変更
の高速化が一般的に行なわれている。
制御装置では、特公昭54−37943号公報に記載のよう
な、ルックアップテーブルによる多色化及び表示色変更
の高速化が一般的に行なわれている。
以上、上記従来技術を第３図及び第４図を用いて説明
する。
する。
第３図は従来の表示制御装置を示すブロック図であ
る。
る。
第３図において、１は１ドット単位の基準クロックを
発生する発振器、２は発振器１から出力される基準クロ
ックのドットクロック、３はドットクロック２に従って
各種タイミング信号を生成するタイミング信号発生回路
である。４はタイミング信号発生回路から出力される８
ドット単位の基準クロックであるキァラクタクロック、
５はキァラクタクロック４に従って１画面分の表示アド
レスを順次繰り返し生成する表示アドレス発生回路であ
る。６は表示アドレス発生回路５から出力される表示ア
ドレスであるメモリアドレス、71,72は表示情報を格納
する表示メモリ、81,82は８ビット幅の表示データであ
る。
発生する発振器、２は発振器１から出力される基準クロ
ックのドットクロック、３はドットクロック２に従って
各種タイミング信号を生成するタイミング信号発生回路
である。４はタイミング信号発生回路から出力される８
ドット単位の基準クロックであるキァラクタクロック、
５はキァラクタクロック４に従って１画面分の表示アド
レスを順次繰り返し生成する表示アドレス発生回路であ
る。６は表示アドレス発生回路５から出力される表示ア
ドレスであるメモリアドレス、71,72は表示情報を格納
する表示メモリ、81,82は８ビット幅の表示データであ
る。
表示メモリ71,72に格納される表示情報は、各々１対
１に対応しており、各メモリから読み出される８ビット
幅の表示データ81,82も各ビット単位に１対１で対応し
ている。
１に対応しており、各メモリから読み出される８ビット
幅の表示データ81,82も各ビット単位に１対１で対応し
ている。
10は８ビット幅の表示データ81,82を１ドット単位で
１ビット幅に変換するパラレル／シリアル変換回路、11
1,112はパラレル／シリアル変換回路10によって１ビッ
ト幅に変換された表示データであるドットデータ、12は
多色化や表示色の変更を行うルックアップテーブルであ
り、この例では２ビット入力、４ビット出力のものを示
している。
１ビット幅に変換するパラレル／シリアル変換回路、11
1,112はパラレル／シリアル変換回路10によって１ビッ
ト幅に変換された表示データであるドットデータ、12は
多色化や表示色の変更を行うルックアップテーブルであ
り、この例では２ビット入力、４ビット出力のものを示
している。
このルックアップテーブル12の構成を示すのが第４図
である。
である。
第４図において、261は不図示の計算機からの色情
報、262は不図示の計算機からの書き込みアドレス、121
は書き込みアドレス262をデコードし４種のデコード出
力を生成するデコーダ、122a〜122dはデコーダ121が出
力するデコード出力である書き込み信号、123a〜123dは
表示すべき色を記憶する４ビットのレジスタであり、書
き込み信号122a〜122dによって選択された時のみ色情報
261が書き込まれる。つまり、不図示の計算機は、書き
込みアドレス262を所定の値にすることによってレジス
タ123a〜123dのいづれか１つを選択して、色情報261を
設定することが可能である。
報、262は不図示の計算機からの書き込みアドレス、121
は書き込みアドレス262をデコードし４種のデコード出
力を生成するデコーダ、122a〜122dはデコーダ121が出
力するデコード出力である書き込み信号、123a〜123dは
表示すべき色を記憶する４ビットのレジスタであり、書
き込み信号122a〜122dによって選択された時のみ色情報
261が書き込まれる。つまり、不図示の計算機は、書き
込みアドレス262を所定の値にすることによってレジス
タ123a〜123dのいづれか１つを選択して、色情報261を
設定することが可能である。
124a〜124dはレジスタ123a〜123dから出力される４ビ
ット幅の色情報、125はドットデータ111,112を２ビット
の値として４つの入力（色情報124a〜124d）から１つを
選択して出力するセレクタ、13はセレクタ125が出力す
る選択された４ビット幅の色データである。これによ
り、ルックアップテーブル12に入力されるドットデータ
111,112の値から、レジスタ123a〜123dに設定されてい
る色情報のうちの１つが選択され、色データ13として出
力される。
ット幅の色情報、125はドットデータ111,112を２ビット
の値として４つの入力（色情報124a〜124d）から１つを
選択して出力するセレクタ、13はセレクタ125が出力す
る選択された４ビット幅の色データである。これによ
り、ルックアップテーブル12に入力されるドットデータ
111,112の値から、レジスタ123a〜123dに設定されてい
る色情報のうちの１つが選択され、色データ13として出
力される。
さて、第３図に戻り、17はCRTディスプレイであり、
ルックアップテーブル12から出力される色データ13を、
ｍドット×ｎラインの可視情報として表示する。
ルックアップテーブル12から出力される色データ13を、
ｍドット×ｎラインの可視情報として表示する。
18は垂直同期信号、19は水平同期信号であり、タイミ
ング発生回路３はドットクロック２に従い前記垂直同期
信号18、水平同期信号19を生成する。
ング発生回路３はドットクロック２に従い前記垂直同期
信号18、水平同期信号19を生成する。
次に、このように構成された表示制御装置の動作につ
いて説明する。
いて説明する。
表示アドレス発生回路５から出力されるメモリアドレ
ス６の示す番地に格納されている表示情報が、表示メモ
リ71,72から読み出される。読み出された各々の情報は
８ビットであり、表示データ81,82としてパラレル／シ
リアル変換回路10に与えられる。パラレル／シリアル変
換回路10では、８ビットの表示データ81,82を１ドット
単位で１ビット幅に変換し、ドットデータ111,112とし
てルックアップテーブル12に与える。
ス６の示す番地に格納されている表示情報が、表示メモ
リ71,72から読み出される。読み出された各々の情報は
８ビットであり、表示データ81,82としてパラレル／シ
リアル変換回路10に与えられる。パラレル／シリアル変
換回路10では、８ビットの表示データ81,82を１ドット
単位で１ビット幅に変換し、ドットデータ111,112とし
てルックアップテーブル12に与える。
ルックアップテーブル12には、上述のようにあらかじ
め不図示の計算機によって４組の色情報が設定されてお
り、ドットデータ111,112の値に応じて４組の中から１
組の色情報を色データ13としてCRTディスプレイ17へ出
力する。
め不図示の計算機によって４組の色情報が設定されてお
り、ドットデータ111,112の値に応じて４組の中から１
組の色情報を色データ13としてCRTディスプレイ17へ出
力する。
従って、表示アドレス発生回路５は、１画面分の表示
アドレスを順次発生するため、CRTディスプレイ17へは
１画面分の表示データが色データ30として与えられるこ
とになる。CRTディスプレイ17は、色データ30を１ドッ
トごとに可視情報として表示し、ｍドット表示後に出力
される水平同期信号19により次のラインから表示が始ま
る。この動作をｎライン分繰り返し、その後に出力され
る垂直同期信号18により先頭ラインから表示が始まる。
アドレスを順次発生するため、CRTディスプレイ17へは
１画面分の表示データが色データ30として与えられるこ
とになる。CRTディスプレイ17は、色データ30を１ドッ
トごとに可視情報として表示し、ｍドット表示後に出力
される水平同期信号19により次のラインから表示が始ま
る。この動作をｎライン分繰り返し、その後に出力され
る垂直同期信号18により先頭ラインから表示が始まる。
以上説明した動作を繰り返すことでCRTディスプレイ1
7上に、表示メモリ71,72に格納した表示情報を表示す
る。
7上に、表示メモリ71,72に格納した表示情報を表示す
る。
又、一方、一般にワークステーション，パーソナルコ
ンピュータ等の情報処理装置に用いる表示装置では、画
面上に表示データを出力する期間（以下、表示期間と略
記する）中に、MPUが、表示データを記憶するメモリ
（以下、VRAMと略記する）から読出されたデータを表示
装置に出力するデータ形式に変換するルックアップテー
ブルに対して、リードアクセスを行った場合、表示画面
上に発生するノイズを減少させるために、従来の表示制
御装置では、特開昭62−161194号公報にされているよう
な構成をとることが考えられていた。
ンピュータ等の情報処理装置に用いる表示装置では、画
面上に表示データを出力する期間（以下、表示期間と略
記する）中に、MPUが、表示データを記憶するメモリ
（以下、VRAMと略記する）から読出されたデータを表示
装置に出力するデータ形式に変換するルックアップテー
ブルに対して、リードアクセスを行った場合、表示画面
上に発生するノイズを減少させるために、従来の表示制
御装置では、特開昭62−161194号公報にされているよう
な構成をとることが考えられていた。
近年、ワークステーションは、CRTディスプレイを用
いたデスクトップ形のものから、液晶ディスプレイを用
いて小形，省スペースなラップトップ形へと市場ニーズ
が高まっている。このようなニーズに対応するために、
従来の表示制御装置に液晶ディスプレイ用のインターフ
ェース回路を追加し、さらに小形化を図るために周辺回
路を含めLSI化することが考えられる。しかしながら上
記従来技術はLSI化、特に低消費電力、高集積化に適し
たCMOS（Complementary Metal Oxide Semiconductor）L
SI化する場合に問題があった。
いたデスクトップ形のものから、液晶ディスプレイを用
いて小形，省スペースなラップトップ形へと市場ニーズ
が高まっている。このようなニーズに対応するために、
従来の表示制御装置に液晶ディスプレイ用のインターフ
ェース回路を追加し、さらに小形化を図るために周辺回
路を含めLSI化することが考えられる。しかしながら上
記従来技術はLSI化、特に低消費電力、高集積化に適し
たCMOS（Complementary Metal Oxide Semiconductor）L
SI化する場合に問題があった。
この問題点について第５図を用いて説明する。
第５図は、従来例第３図に液晶ディスプレイなどのフ
ラットディスプレイ用のインターフェース回路を追加し
たブロック図である。第３図と対応する部分には同じ符
号をつけており、構成及び動作も同一であるため説明を
省略する。15はルックアップテーブル12から出力された
色データ13を、ドットクロック２に従ってフラットディ
スプレイ用のデータ幅に変換するシリアル／パラレル変
換回路、161〜164はシリアル／パラレル変換回路15から
出力される色データであって、この例では４ドットパラ
レル、つまり４ビット幅の色データ13の各ビットが、４
ドット分集まったものが色データ161〜164として出力さ
れている。
ラットディスプレイ用のインターフェース回路を追加し
たブロック図である。第３図と対応する部分には同じ符
号をつけており、構成及び動作も同一であるため説明を
省略する。15はルックアップテーブル12から出力された
色データ13を、ドットクロック２に従ってフラットディ
スプレイ用のデータ幅に変換するシリアル／パラレル変
換回路、161〜164はシリアル／パラレル変換回路15から
出力される色データであって、この例では４ドットパラ
レル、つまり４ビット幅の色データ13の各ビットが、４
ドット分集まったものが色データ161〜164として出力さ
れている。
171はｍドット×ｎラインの表示領域を持つフラット
ディスプレイ、20は表示期間を示す表示イネーブル信
号、21はデータシフト信号であり、フラットディスプレ
イ171は、データシフト信号21に従って、色データ161〜
164を順にラッチし、１ライン分の色データｍドットを
ラッチした後に１ラインに１クロック出力する水平同期
信号19により可視情報として表示する。この動作をｎラ
イン分繰り返し、１フレーム分の表示を行う。
ディスプレイ、20は表示期間を示す表示イネーブル信
号、21はデータシフト信号であり、フラットディスプレ
イ171は、データシフト信号21に従って、色データ161〜
164を順にラッチし、１ライン分の色データｍドットを
ラッチした後に１ラインに１クロック出力する水平同期
信号19により可視情報として表示する。この動作をｎラ
イン分繰り返し、１フレーム分の表示を行う。
さて、フラットディスプレイ171の解像度が1280ドッ
ト×1024ライン、フレーム周波数が70Hzだとする。する
と、必要となるドットクロック２の周波数fDCLKは fDCLK≧1280×1024×70≒92［MHz］ となり、100MHz程度のドットクロックが必要となる。従
って、タイミング信号発生回路３、パラレル／シリアル
変換回路10、ルックアップテーブル12及びシリアル／パ
ラレル変換回路15は100MHz相当で動作させる必要があ
り、一般的なCMOSゲートアレイ等を使用しての回路の高
集積化は、スピードが速すぎるため、タイミング設計が
困難（又は不可能）であり、また、消費電力が増大する
という問題が発生する。
ト×1024ライン、フレーム周波数が70Hzだとする。する
と、必要となるドットクロック２の周波数fDCLKは fDCLK≧1280×1024×70≒92［MHz］ となり、100MHz程度のドットクロックが必要となる。従
って、タイミング信号発生回路３、パラレル／シリアル
変換回路10、ルックアップテーブル12及びシリアル／パ
ラレル変換回路15は100MHz相当で動作させる必要があ
り、一般的なCMOSゲートアレイ等を使用しての回路の高
集積化は、スピードが速すぎるため、タイミング設計が
困難（又は不可能）であり、また、消費電力が増大する
という問題が発生する。
本発明の目的は、かかる従来技術の問題点を解決し、
CMOSゲートアレイ等による高集積化時に、タイミングや
消費電力の問題が発生しない表示制御方法及び装置を提
供することにある。
CMOSゲートアレイ等による高集積化時に、タイミングや
消費電力の問題が発生しない表示制御方法及び装置を提
供することにある。
本発明の他の目的は、表示期間中のリードアクセスに
よって発生する画面上のノイズを減少させる表示データ
制御方法及び装置を提供することにある。
よって発生する画面上のノイズを減少させる表示データ
制御方法及び装置を提供することにある。
上記目的は、ルックアップテーブルに設定されている
色情報を、同時に複数系列読み出すための手段を設け、
表示制御装置内部を全てパラレル動作させることにより
達成される。
色情報を、同時に複数系列読み出すための手段を設け、
表示制御装置内部を全てパラレル動作させることにより
達成される。
上記目的は、例えばｋビットパラレル（ｋ≧２）の回
路構成の場合、表示期間中MPUのリードアクセスが起こ
った時に、MPUが読出しを行うｎ番目（ｎ≦ｋ）のルッ
クアップテーブルに対応する表示データにはｎ＋１番目
またはｎ−１番目のルックアップテーブルの表示データ
を出力することで達成される。また、ｎ番目のルックア
ップテーブルに対応する表示データにはｎ＋１番目とｎ
−１番目のルックアップテーブルの表示データの平均値
を出力することで達成される。または、1,2,…,n−1,n
＋1,k−1,k番目のルックアップテーブルの表示データか
らｎ番目のルックアップテーブルに対応する表示データ
を補間して求め、出力することで達成される。
路構成の場合、表示期間中MPUのリードアクセスが起こ
った時に、MPUが読出しを行うｎ番目（ｎ≦ｋ）のルッ
クアップテーブルに対応する表示データにはｎ＋１番目
またはｎ−１番目のルックアップテーブルの表示データ
を出力することで達成される。また、ｎ番目のルックア
ップテーブルに対応する表示データにはｎ＋１番目とｎ
−１番目のルックアップテーブルの表示データの平均値
を出力することで達成される。または、1,2,…,n−1,n
＋1,k−1,k番目のルックアップテーブルの表示データか
らｎ番目のルックアップテーブルに対応する表示データ
を補間して求め、出力することで達成される。
ルックアップテーブルから、表示用の色情報をパラレ
ル動作で読み出すことができるため、表示制御装置内部
でシリアル動作する部分が無くなる。従って、ドットク
ロックを相対的に低い周波数にすることができ、タイミ
ングや消費電力のマージンが増え、高集積化が可能にな
る。
ル動作で読み出すことができるため、表示制御装置内部
でシリアル動作する部分が無くなる。従って、ドットク
ロックを相対的に低い周波数にすることができ、タイミ
ングや消費電力のマージンが増え、高集積化が可能にな
る。
又、ｋビットパラレル（ｋ≦２）の回路構成のの表示
回路において、表示期間中にMPUのリードアクセスが発
生した場合には、リードアクセスの発生を検知し、MPU
の読出しが行われるｎ番目のルックアップテーブルに対
応した表示データとしてはｎ＋１番目またはｎ−１番目
のルックアップテーブルの表示データを出力することに
より、ｎとｎ＋１またはｎとｎ−１番目の表示データは
同一データとなり、画面上のノイズ発生を減少させるこ
とが可能となる。
回路において、表示期間中にMPUのリードアクセスが発
生した場合には、リードアクセスの発生を検知し、MPU
の読出しが行われるｎ番目のルックアップテーブルに対
応した表示データとしてはｎ＋１番目またはｎ−１番目
のルックアップテーブルの表示データを出力することに
より、ｎとｎ＋１またはｎとｎ−１番目の表示データは
同一データとなり、画面上のノイズ発生を減少させるこ
とが可能となる。
また、ｎ番目のルックアップテーブルに対応した表示
データとして、ｎ＋１番目とｎ−１番目のルックアップ
テーブルの表示データを平均したものを出力することに
より、ｎ−１とｎとｎ＋１番目の表示データ間の階調ま
たは色の変化量が同一となり、画面上のノイズ発生を減
少させることが可能となる。
データとして、ｎ＋１番目とｎ−１番目のルックアップ
テーブルの表示データを平均したものを出力することに
より、ｎ−１とｎとｎ＋１番目の表示データ間の階調ま
たは色の変化量が同一となり、画面上のノイズ発生を減
少させることが可能となる。
また、1,2,…,n−1,n＋1,…,k−1,k番目のルックアッ
プテーブルの表示データからｎ番目のルックアップテー
ブルに対応した表示データを補間して求め、出力するこ
とにより、本来表示すべきであるｎ番目のルックアップ
テーブルの表示データに近似した表示データで表示を行
うため画面上のノイズ発生を減少させることが可能とな
る。
プテーブルの表示データからｎ番目のルックアップテー
ブルに対応した表示データを補間して求め、出力するこ
とにより、本来表示すべきであるｎ番目のルックアップ
テーブルの表示データに近似した表示データで表示を行
うため画面上のノイズ発生を減少させることが可能とな
る。
以下、本発明の一実施例を図面を用いて説明する。
第１図は本発明による表示制御装置の一実施例を示す
ブロック図である。
ブロック図である。
第１図において、1aはｘ（ｘは２以上の整数）ドット
単位の基準クロックを発生する発振器、2aは発振器1aか
ら出力される基準クロックのマスタクロック、3aはマス
タクロック2aに従って各種タイミング信号を生成するタ
イミング生成回路である。22はデータ幅変換回路、231,
232はｘドット幅の表示データであるブロックデータ、2
4はパラレルルックアップテーブルである。251〜524は
色データ、27は、色データ251〜254をフラットディスプ
レイ171へ出力するディスプレイI/Fである。
単位の基準クロックを発生する発振器、2aは発振器1aか
ら出力される基準クロックのマスタクロック、3aはマス
タクロック2aに従って各種タイミング信号を生成するタ
イミング生成回路である。22はデータ幅変換回路、231,
232はｘドット幅の表示データであるブロックデータ、2
4はパラレルルックアップテーブルである。251〜524は
色データ、27は、色データ251〜254をフラットディスプ
レイ171へ出力するディスプレイI/Fである。
29は、システムの制御を司どるMPU、30はバスであ
り、CPU29は、アドレス，データ及び各種データ信号
を、バス30とやりとりする。31は表示メモリ71,72に与
えるアドレス及びデータであり、表示データはMPU29に
よって表示メモリ71,72に書き込まれる。第３図及び第
５図と対応する部分には同じ符号をつけており、構成及
び動作は同一であるため説明を省略する。また、説明を
簡単にするために、ｘを４として以下話しを進める。
り、CPU29は、アドレス，データ及び各種データ信号
を、バス30とやりとりする。31は表示メモリ71,72に与
えるアドレス及びデータであり、表示データはMPU29に
よって表示メモリ71,72に書き込まれる。第３図及び第
５図と対応する部分には同じ符号をつけており、構成及
び動作は同一であるため説明を省略する。また、説明を
簡単にするために、ｘを４として以下話しを進める。
データ幅変換回路22は、表示メモリ71,72から読み出
された８ビット幅の表示データ81,82をマスタクロック2
aに従って４ドット単位で４ビット幅に変換し、ブロッ
クデータ231,232としてパラレルルックアップテーブル2
4に与える。パラレルルックアップテーブル24は、４ビ
ット幅のブロックデータ231,232の重み付けを各々21,20
とみなし、各々の「ON」「OFF」によって得られる４通
りの組合せに従い、設定されている４種類の色情報の中
から１つを選択して４ビット幅の色データ251〜254とし
て出力する。
された８ビット幅の表示データ81,82をマスタクロック2
aに従って４ドット単位で４ビット幅に変換し、ブロッ
クデータ231,232としてパラレルルックアップテーブル2
4に与える。パラレルルックアップテーブル24は、４ビ
ット幅のブロックデータ231,232の重み付けを各々21,20
とみなし、各々の「ON」「OFF」によって得られる４通
りの組合せに従い、設定されている４種類の色情報の中
から１つを選択して４ビット幅の色データ251〜254とし
て出力する。
このパラレルルックアップテーブル24の構成を示すの
が第２図である。
が第２図である。
第２図の説明を第１図を参照しながら行う。第２図に
おいて、261はMPU29からの色情報、262はMPU29からのア
ドレス及び制御信号、121はアドレス及び制御信号262を
デコードし、４種のデコード出力を生成するデコーダ、
122a〜122dはデコーダ121が出力するデコーダ出力であ
る書き込み信号、123a〜123dは表示すべき色を記憶する
４ビットのレジスタであり、書き込み信号122a〜122dに
よって選択された時のみ色情報261が書き込まれる。つ
まり、MPU29は、アドレス及び制御信号262を所定の値に
することによってレジスタ123a〜123dのいづれか１つを
選択して、色情報261を設定することが可能である。
おいて、261はMPU29からの色情報、262はMPU29からのア
ドレス及び制御信号、121はアドレス及び制御信号262を
デコードし、４種のデコード出力を生成するデコーダ、
122a〜122dはデコーダ121が出力するデコーダ出力であ
る書き込み信号、123a〜123dは表示すべき色を記憶する
４ビットのレジスタであり、書き込み信号122a〜122dに
よって選択された時のみ色情報261が書き込まれる。つ
まり、MPU29は、アドレス及び制御信号262を所定の値に
することによってレジスタ123a〜123dのいづれか１つを
選択して、色情報261を設定することが可能である。
123a〜124dはレジスタ123a〜123dから出力される４ビ
ット幅の色情報、321はブロックデータ231,232の各々の
最上位ビット（D3ビット）からなる２ビットの選択信
号、以下同様に、322は各々のD2ビット、323は各々のD1
ビット、324は各々の最下位ビット（D0ビット）からな
る、２ビットの選択信号である。125は選択信号321を２
ビットの値として４つの入力から１つを選択して出力す
るセレクタ、以下同様に126は選択信号322を、127は選
択信号323を、128は選択信号324を２ビットの値として
４つの入力から１つを選択して出力するセレクタであ
る。色情報124a〜124dは、４つのセレクタ125〜128に共
通に入力され、ブロックデータ231,232の重み付けを21,
20とした時、各々が「OFF」「OFF」で色データ251〜254
へは色情報124aが、「OFF」「ON」で色情報124bが、「O
N」「OFF」で色情報124cが、「ON」「ON」で色情報124d
が、出力される。つまり、セレクタ125〜128は同一回路
であるが、各々に入力される選択信号321〜324の各々の
２ビット値が異なれば、色データ251〜254へ出力される
色情報も各々異なる。ここで、ブロックデータ231,232
のD3〜D0ビットが、それぞれ4lドット目,4l＋１ドット
目,4l＋２ドット目、4l＋３ドット目（ｌは０以上の整
数）の表示データであるとすれば、色データ251は4lド
ット目の色データ、色データ252は4l＋１ドット目の色
データ、色データ253は4l＋２ドット目の色データ、色
データ254は4l＋３ドット目の色データとなる。
ット幅の色情報、321はブロックデータ231,232の各々の
最上位ビット（D3ビット）からなる２ビットの選択信
号、以下同様に、322は各々のD2ビット、323は各々のD1
ビット、324は各々の最下位ビット（D0ビット）からな
る、２ビットの選択信号である。125は選択信号321を２
ビットの値として４つの入力から１つを選択して出力す
るセレクタ、以下同様に126は選択信号322を、127は選
択信号323を、128は選択信号324を２ビットの値として
４つの入力から１つを選択して出力するセレクタであ
る。色情報124a〜124dは、４つのセレクタ125〜128に共
通に入力され、ブロックデータ231,232の重み付けを21,
20とした時、各々が「OFF」「OFF」で色データ251〜254
へは色情報124aが、「OFF」「ON」で色情報124bが、「O
N」「OFF」で色情報124cが、「ON」「ON」で色情報124d
が、出力される。つまり、セレクタ125〜128は同一回路
であるが、各々に入力される選択信号321〜324の各々の
２ビット値が異なれば、色データ251〜254へ出力される
色情報も各々異なる。ここで、ブロックデータ231,232
のD3〜D0ビットが、それぞれ4lドット目,4l＋１ドット
目,4l＋２ドット目、4l＋３ドット目（ｌは０以上の整
数）の表示データであるとすれば、色データ251は4lド
ット目の色データ、色データ252は4l＋１ドット目の色
データ、色データ253は4l＋２ドット目の色データ、色
データ254は4l＋３ドット目の色データとなる。
このような回路構成によって、４ドット分の色データ
を同時に、かつ独立して読み出すことができる。
を同時に、かつ独立して読み出すことができる。
第１図に戻り、ディスプレイI/F27は、パラレルルッ
クアップテーブル24から読み出された色データ251〜254
を、データシフト信号21に同期化して色データ161〜164
としてフラットディスプレイ171に出力する。フラット
ディスプレイ171は、色データ161〜164を、各々4lドッ
ト目,4l＋１ドット目,4l＋２ドット目,4l＋３ドット目
（ｌは０以上の整数）の表示データとし、かつ各々の４
ビットを16種類の色情報として、表示する。
クアップテーブル24から読み出された色データ251〜254
を、データシフト信号21に同期化して色データ161〜164
としてフラットディスプレイ171に出力する。フラット
ディスプレイ171は、色データ161〜164を、各々4lドッ
ト目,4l＋１ドット目,4l＋２ドット目,4l＋３ドット目
（ｌは０以上の整数）の表示データとし、かつ各々の４
ビットを16種類の色情報として、表示する。
以上、本実施例によれば、表示制御装置の内部処理を
４ビットパラレルにすることができるため、必要となる
基準クロックの周波数を1/4にすることができる。ま
た、本実施例では４ビットパラレル動作の場合について
述べてきたが、例えばパラレルルックアップテーブル24
の中のセレクタをｘ（ｘは２以上の整数）系列用意し、
発振器1aがｘドット単位の基準クロックを発生し、デー
タ幅変換回路22が表示データ81,82をｘドット単位でｘ
ビット幅に変換するようにすれば、ｘビットパラレル動
作にすることも可能であり、必要となる基準クロックの
周波数も1/xにすることができる。
４ビットパラレルにすることができるため、必要となる
基準クロックの周波数を1/4にすることができる。ま
た、本実施例では４ビットパラレル動作の場合について
述べてきたが、例えばパラレルルックアップテーブル24
の中のセレクタをｘ（ｘは２以上の整数）系列用意し、
発振器1aがｘドット単位の基準クロックを発生し、デー
タ幅変換回路22が表示データ81,82をｘドット単位でｘ
ビット幅に変換するようにすれば、ｘビットパラレル動
作にすることも可能であり、必要となる基準クロックの
周波数も1/xにすることができる。
また、フロットディスプレイ171のデータ幅とｘを合
わせることにより、シリアル／パラレル変換回路が不要
となり、回路構成が簡単になるというメリットもある。
わせることにより、シリアル／パラレル変換回路が不要
となり、回路構成が簡単になるというメリットもある。
また、本実施例ではパラレルルックアップテーブル24
をレジスタやセレクタにて構成したが、これに限定する
ものではなく、MPUによる色情報の設定と、その読み出
しを複数系列同時にできるような構成のハードウェア
（例えばメモリ等）であれば良い。
をレジスタやセレクタにて構成したが、これに限定する
ものではなく、MPUによる色情報の設定と、その読み出
しを複数系列同時にできるような構成のハードウェア
（例えばメモリ等）であれば良い。
さて、次に本発明の第２の実施例を詳述する。上述し
たように、ルックアップテーブル（以下、パレットと略
記する場合がある。）に対して、リードアクセスを行っ
た場合、表示画面上に発生するノイズを減少するために
本出願人は先記特開昭62−161194号公報の構成を提示し
ているが、以下の実施例はｘビットパラレルの回路構成
において、画面上のノイズを減少する工夫が明らかにさ
れる。
たように、ルックアップテーブル（以下、パレットと略
記する場合がある。）に対して、リードアクセスを行っ
た場合、表示画面上に発生するノイズを減少するために
本出願人は先記特開昭62−161194号公報の構成を提示し
ているが、以下の実施例はｘビットパラレルの回路構成
において、画面上のノイズを減少する工夫が明らかにさ
れる。
第６図は、高精細の表示装置の表示データ制御方式の
本発明の第２実施例を示すブロック図である。同図にお
いて、基本的な構成は第１図と共通している。2001はMP
U、2003はバス、2008はアドレス生成回路であり、先の
表示アドレス発生回路５に対応している。VRAM20101は
先の表示メモリA,B71,72に対応し、表示制御回路2021は
先のデータ幅変換回路22、タイミング信号発生回路3a等
に対応する。パレット2140〜2143は先のパラレルルック
アップテーブル24に対応する。LCDインタフェース（I/
F）2031は先のディスプレイI/F29に対応し、LCD2033は
フラットディスプレイ171に対応することは言うまでも
ない。
本発明の第２実施例を示すブロック図である。同図にお
いて、基本的な構成は第１図と共通している。2001はMP
U、2003はバス、2008はアドレス生成回路であり、先の
表示アドレス発生回路５に対応している。VRAM20101は
先の表示メモリA,B71,72に対応し、表示制御回路2021は
先のデータ幅変換回路22、タイミング信号発生回路3a等
に対応する。パレット2140〜2143は先のパラレルルック
アップテーブル24に対応する。LCDインタフェース（I/
F）2031は先のディスプレイI/F29に対応し、LCD2033は
フラットディスプレイ171に対応することは言うまでも
ない。
本実施例の特徴は、全てのパレット2140〜2143とLCD
I/F2031との間にパレット出力データの切換えを行う表
示データセレクタ2034を配置したものである。
I/F2031との間にパレット出力データの切換えを行う表
示データセレクタ2034を配置したものである。
第７図に、第６図の表示データセレクタ2034の具体的
な構成を示す。2039はMPUのパレットへのリード信号200
6およびチップセレクト信号2007を検出するための論理
積ゲート、42は論理積ゲート2039の出力結果によって出
力するパレット出力データを切換えるセレクタである。
な構成を示す。2039はMPUのパレットへのリード信号200
6およびチップセレクト信号2007を検出するための論理
積ゲート、42は論理積ゲート2039の出力結果によって出
力するパレット出力データを切換えるセレクタである。
第８図（ａ）は、第７図に示す表示データセレクタの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
第６図において、VRAM10に記憶されている表示データ
2011をLCD2033に表示を行う場合、VRAM2010に記憶され
ている表示データを読出し、表示制御回路2021におい
て、ブリンクやマスク等の処理を行った後、パレット21
40〜2143に入力し、入力された表示データ2022〜2025に
対応したデータ2026〜2029がパレット2140〜2143から出
力される。ここで、表示期間中にパレット2143に対して
MPUがリードアクセスを行った場合の動作について、第
７図と第８図を用いて説明する。リード信号2006とチッ
プセレクト信号2007が有効になった時、論理積ゲート20
39が有効となり、セレクタ2042が切換わって、表示デー
タ2038にはパレット出力データ2028のデータが出力され
る。すなわち、第８図（ａ）に示す例では、Ａ点でパレ
ットアクセスが始まっているので本来“表示7"が出力さ
れる所には“表示6",“表示11"が出力される所には“表
示10"が出力される。このようにして表示データを切換
えることにより、表示データがMPUのリードアクセスに
よるデータにつぶされることを防ぎ、アクセスされたパ
レットの隣のパレットの表示データを、アクセスされた
パレットに対応する表示データとして出力するため、画
面上のノイズ発生を減少させることができる。また、こ
の例ではパレット143からMPUのリードアクセス時のデー
タの読出しを行う構成となっているため、パレット出力
データ2028とパレット出力データ2029を切換えて表示デ
ータ2038として出力しているが、MPUのリードアクセス
によって読出すパレットを変更すれば、セレクタに入力
するパレット出力データもそれに伴い変更しなければな
らない。この時、MPUのリードアクセス中に切換えて出
力するパレット出力データは、読出すパレットの前，後
いずれかのパレットであればどちらでも良い。
2011をLCD2033に表示を行う場合、VRAM2010に記憶され
ている表示データを読出し、表示制御回路2021におい
て、ブリンクやマスク等の処理を行った後、パレット21
40〜2143に入力し、入力された表示データ2022〜2025に
対応したデータ2026〜2029がパレット2140〜2143から出
力される。ここで、表示期間中にパレット2143に対して
MPUがリードアクセスを行った場合の動作について、第
７図と第８図を用いて説明する。リード信号2006とチッ
プセレクト信号2007が有効になった時、論理積ゲート20
39が有効となり、セレクタ2042が切換わって、表示デー
タ2038にはパレット出力データ2028のデータが出力され
る。すなわち、第８図（ａ）に示す例では、Ａ点でパレ
ットアクセスが始まっているので本来“表示7"が出力さ
れる所には“表示6",“表示11"が出力される所には“表
示10"が出力される。このようにして表示データを切換
えることにより、表示データがMPUのリードアクセスに
よるデータにつぶされることを防ぎ、アクセスされたパ
レットの隣のパレットの表示データを、アクセスされた
パレットに対応する表示データとして出力するため、画
面上のノイズ発生を減少させることができる。また、こ
の例ではパレット143からMPUのリードアクセス時のデー
タの読出しを行う構成となっているため、パレット出力
データ2028とパレット出力データ2029を切換えて表示デ
ータ2038として出力しているが、MPUのリードアクセス
によって読出すパレットを変更すれば、セレクタに入力
するパレット出力データもそれに伴い変更しなければな
らない。この時、MPUのリードアクセス中に切換えて出
力するパレット出力データは、読出すパレットの前，後
いずれかのパレットであればどちらでも良い。
本発明の第３実施例としては、第２実施例で示した第
６図の表示制御装置において、表示データセレクタ34の
構成を第９図に示すような構成とすることで実現できる
ものである。第８図（ｂ）は、第４図に示す表示データ
セレクタを用いた場の動作を示すタイミングチャートで
ある。
６図の表示制御装置において、表示データセレクタ34の
構成を第９図に示すような構成とすることで実現できる
ものである。第８図（ｂ）は、第４図に示す表示データ
セレクタを用いた場の動作を示すタイミングチャートで
ある。
第９図において、2039はMPUのパレットへのリード信
号およびチップセレクト信号2007を検出するための論理
積ゲート、2043はMPUのリードアクセスを行う読出しパ
レットの前後のパレットのパレット出力データ2029,202
7を加算する回路、2045は加算されたデータ2044を1/2に
する回路、2042は論理積ゲート2039の出力結果によって
出力するパレット出力データを切換えるセレクタであ
る。第２実施例においては、MPUの、リードアクセス時
パレット出力データ2028を出力するパレット142からパ
レットデータの読出しを行うものとする。
号およびチップセレクト信号2007を検出するための論理
積ゲート、2043はMPUのリードアクセスを行う読出しパ
レットの前後のパレットのパレット出力データ2029,202
7を加算する回路、2045は加算されたデータ2044を1/2に
する回路、2042は論理積ゲート2039の出力結果によって
出力するパレット出力データを切換えるセレクタであ
る。第２実施例においては、MPUの、リードアクセス時
パレット出力データ2028を出力するパレット142からパ
レットデータの読出しを行うものとする。
ここで、表示期間中にパレット2142に対してMPUがリ
ードアクセスを行った場合の動作について、第９図と第
８図（ｂ）を用いて説明する。リード信号2006とチップ
セレクト信号2027が有効になった時、論理積ゲート2039
が有効となり、セレクタ2042が切換わって、表示データ
2037には読出しパレット2142の前後のパレット2141,214
3のパレット出力データ2027,2029を加算して1/2した表
示データ、すなわちパレット出力データ2027,2029の平
均値が出力される。第８図（ｂ）に示す例ではＡ点から
パレットアクセスが始まっているため、本来“表示6"が
出力される所には“表示7"と“表示5"の平均値“表示
6",“表示10"が出力される所には“表示11"と“表示9"
の平均値“表示10"が出力される。このように、リード
アクセス時のMPUの読出しパレットに対応する出力表示
データは第２実施例では、読出しパレットに隣接するパ
レットの表示データのうちいずれかをそのまま出力して
いたのに対し、第３実施例では隣接するパレットの表示
データの平均値を出力することにより、表示データ間の
階調の変化量が等しくなるため、画面上のノイズ発生を
減少させることが可能となる。また、第９図に示す例で
は、パレット2142からリードアクセス時のデータの読出
しを行う場合の構成となっているため、出力データ2037
にはパレット出力データ2028とパレット出力データ202
7,2029の平均値が切換えて出力されるが、リードアクセ
ス時にMPUが読出しを行う読出しパレットを変更すれ
ば、セレクタに入力するパレット出力データもそれに伴
い変更しなければならない。この時、MPUのリードアク
セス中に切換えて出力するパレット出力データは、読出
しパレットの前後に隣接するパレットの出力データの平
均値でなければならない。また、本実施例における回路
構成はモノクロの表示データの時のみ有効なものであ
り、カラーの表示データには対応できない。
ードアクセスを行った場合の動作について、第９図と第
８図（ｂ）を用いて説明する。リード信号2006とチップ
セレクト信号2027が有効になった時、論理積ゲート2039
が有効となり、セレクタ2042が切換わって、表示データ
2037には読出しパレット2142の前後のパレット2141,214
3のパレット出力データ2027,2029を加算して1/2した表
示データ、すなわちパレット出力データ2027,2029の平
均値が出力される。第８図（ｂ）に示す例ではＡ点から
パレットアクセスが始まっているため、本来“表示6"が
出力される所には“表示7"と“表示5"の平均値“表示
6",“表示10"が出力される所には“表示11"と“表示9"
の平均値“表示10"が出力される。このように、リード
アクセス時のMPUの読出しパレットに対応する出力表示
データは第２実施例では、読出しパレットに隣接するパ
レットの表示データのうちいずれかをそのまま出力して
いたのに対し、第３実施例では隣接するパレットの表示
データの平均値を出力することにより、表示データ間の
階調の変化量が等しくなるため、画面上のノイズ発生を
減少させることが可能となる。また、第９図に示す例で
は、パレット2142からリードアクセス時のデータの読出
しを行う場合の構成となっているため、出力データ2037
にはパレット出力データ2028とパレット出力データ202
7,2029の平均値が切換えて出力されるが、リードアクセ
ス時にMPUが読出しを行う読出しパレットを変更すれ
ば、セレクタに入力するパレット出力データもそれに伴
い変更しなければならない。この時、MPUのリードアク
セス中に切換えて出力するパレット出力データは、読出
しパレットの前後に隣接するパレットの出力データの平
均値でなければならない。また、本実施例における回路
構成はモノクロの表示データの時のみ有効なものであ
り、カラーの表示データには対応できない。
本発明の第４実施例としては、第３実施例に示した表
示制御装置において、表示データセレクタ2034の構成を
第10図に示すような構成とすることで実現できるもので
ある。第８図（ｂ）は、第10図に示す表示データセレク
タを用いた場合の動作を示すタイミングチャートであ
る。
示制御装置において、表示データセレクタ2034の構成を
第10図に示すような構成とすることで実現できるもので
ある。第８図（ｂ）は、第10図に示す表示データセレク
タを用いた場合の動作を示すタイミングチャートであ
る。
第３実施例と第４実施例の違いは、第３実施例の表示
データセレクタ2034がモノクロ表示データ用の回路構成
であるのに対し、第３実施例の表示データセレクタ2034
はカラー表示データ用の回路構成となっていることであ
る。第10図に示すようにカラー表示データは１表示デー
タがＲ（Red）,G（Green）,B（Blue）３つの独立した色
成分から構成されているため、R,G,Bの成分ごとに平均
値を求める回路を用意し、表示期間中にパレット2142に
対してリードアクセスを行った場合の表示データ2037に
は、読出しパレット142の前後のパレット2141,2143のパ
レット出力データ2027,2029のR,G,Bの成分ごとに求めた
平均値を出力する。このように、第４実施例ではカラー
表示データに対しても、MPUのリードアクセス時のMPUの
読出しパレットに対応する出力表示データは隣接するパ
レットの表示データの平均値をR,G,Bごとに求めて出力
することにより、表示データ間の色の変化量が等しくな
るため、画面上のノイズ発生を減少させることが可能と
なる。また、第10図に示す例では、パレット2142からMP
Uのリードアクセス時のデータの読出しを行う場合の構
成となっているため、出力データ2037はパレット出力デ
ータ2028とパレット出力データ2027,2029の平均値を切
換えて出力しているが、リードアクセス時にMPUが読出
しを行う読出しパレットを変更すれば、セレクタに入力
するパレット出力データもそれに伴い変更しなければな
らない。この時、MPUのリードアクセス中に切換えて出
力するパレット出力データは、読出しパレットの前後に
隣接するパレットの出力データの平均値でなければなら
ない。
データセレクタ2034がモノクロ表示データ用の回路構成
であるのに対し、第３実施例の表示データセレクタ2034
はカラー表示データ用の回路構成となっていることであ
る。第10図に示すようにカラー表示データは１表示デー
タがＲ（Red）,G（Green）,B（Blue）３つの独立した色
成分から構成されているため、R,G,Bの成分ごとに平均
値を求める回路を用意し、表示期間中にパレット2142に
対してリードアクセスを行った場合の表示データ2037に
は、読出しパレット142の前後のパレット2141,2143のパ
レット出力データ2027,2029のR,G,Bの成分ごとに求めた
平均値を出力する。このように、第４実施例ではカラー
表示データに対しても、MPUのリードアクセス時のMPUの
読出しパレットに対応する出力表示データは隣接するパ
レットの表示データの平均値をR,G,Bごとに求めて出力
することにより、表示データ間の色の変化量が等しくな
るため、画面上のノイズ発生を減少させることが可能と
なる。また、第10図に示す例では、パレット2142からMP
Uのリードアクセス時のデータの読出しを行う場合の構
成となっているため、出力データ2037はパレット出力デ
ータ2028とパレット出力データ2027,2029の平均値を切
換えて出力しているが、リードアクセス時にMPUが読出
しを行う読出しパレットを変更すれば、セレクタに入力
するパレット出力データもそれに伴い変更しなければな
らない。この時、MPUのリードアクセス中に切換えて出
力するパレット出力データは、読出しパレットの前後に
隣接するパレットの出力データの平均値でなければなら
ない。
本発明の第５実施例としては、第３実施例に示した表
示装置において、表示データセレクタ34の構成を第11図
に示すような構成とすることで実現できるものである。
第８図（ｂ）は、第11図に示す表示データセレクタを用
いた場合の動作を示すタイミングチャートである。
示装置において、表示データセレクタ34の構成を第11図
に示すような構成とすることで実現できるものである。
第８図（ｂ）は、第11図に示す表示データセレクタを用
いた場合の動作を示すタイミングチャートである。
第11図において、2039はパレットへのアクセスを検出
するための論理積ゲート、2047はパレット出力データ20
29,2027,2026の値からパレット出力データ2028の値を補
間によって求める回路、2042は論理積ゲート2039の出力
結果によって出力するパレット出力データを切換えるセ
レクタである。このような構成の回路において、表示期
間中にパレット2142に対してMPUがリードアクセスを行
った場合、パレットへのリードアクセスを検出する論理
積ゲート2039が有効となり、セレクタ2042が切換わっ
て、表示データ2037には、読出しを行わない全てのパレ
ットの出力データ2029,2027,2026から補間によって求め
た補間データ2048が出力される。第８図（ｂ）に示す例
では、Ａ点からパレットアクセスが始まっているため、
本来“表示6"が出力される所には“表示4",“表示5",
“表示7"から補間によって求めた“表示6",“表示10"が
出力される所には“表示8",“表示9",“表示11"から補
間によって求めた“表示10"が出力される。このよう
に、リードアクセス時のMPUの読出しパレットに対応す
る出力表示データには、近接するパレットの表示データ
から補間によって求めたデータを出力することにより、
本来出力すべき表示データに近似したデータが出力され
るため、画面上のノイズ発生を減少させることが可能と
なる。また、第11図に示す例ではパレット2142からMPU
のリードアクセス時のデータの読出しを行う場合の構成
となっているため、出力データ2037はパレット出力デー
タ2028と補間データ2048を切換えて出力しているが、リ
ードアクセス時にMPUが読出しを行う読出しパレットを
変更すれば、セレクタに入力するパレット出力データも
それに伴い変更しなければならない。また、本実施例に
おける回路構成は、モノクロの表示データの時のみ有効
なものであり、カラーの表示データには対応できない。
するための論理積ゲート、2047はパレット出力データ20
29,2027,2026の値からパレット出力データ2028の値を補
間によって求める回路、2042は論理積ゲート2039の出力
結果によって出力するパレット出力データを切換えるセ
レクタである。このような構成の回路において、表示期
間中にパレット2142に対してMPUがリードアクセスを行
った場合、パレットへのリードアクセスを検出する論理
積ゲート2039が有効となり、セレクタ2042が切換わっ
て、表示データ2037には、読出しを行わない全てのパレ
ットの出力データ2029,2027,2026から補間によって求め
た補間データ2048が出力される。第８図（ｂ）に示す例
では、Ａ点からパレットアクセスが始まっているため、
本来“表示6"が出力される所には“表示4",“表示5",
“表示7"から補間によって求めた“表示6",“表示10"が
出力される所には“表示8",“表示9",“表示11"から補
間によって求めた“表示10"が出力される。このよう
に、リードアクセス時のMPUの読出しパレットに対応す
る出力表示データには、近接するパレットの表示データ
から補間によって求めたデータを出力することにより、
本来出力すべき表示データに近似したデータが出力され
るため、画面上のノイズ発生を減少させることが可能と
なる。また、第11図に示す例ではパレット2142からMPU
のリードアクセス時のデータの読出しを行う場合の構成
となっているため、出力データ2037はパレット出力デー
タ2028と補間データ2048を切換えて出力しているが、リ
ードアクセス時にMPUが読出しを行う読出しパレットを
変更すれば、セレクタに入力するパレット出力データも
それに伴い変更しなければならない。また、本実施例に
おける回路構成は、モノクロの表示データの時のみ有効
なものであり、カラーの表示データには対応できない。
本発明の第６実施例としては、第４実施例に示した表
示装置において、表示データセレクタ2034の構成を第12
図に示すような構成とすることで実現できるものであ
る。第８図（ｂ）は、第12図に示す表示データセレクタ
を用いた場合の動作を示すタイミングチャートである。
示装置において、表示データセレクタ2034の構成を第12
図に示すような構成とすることで実現できるものであ
る。第８図（ｂ）は、第12図に示す表示データセレクタ
を用いた場合の動作を示すタイミングチャートである。
第５実施例と第６実施例の違いは、第５実施例の表示
データセレクタ2034がモノクロ表示データ用の回路構成
であるのに対し、第６実施例の表示データセレクタ2034
はカラー表示データ用の回路構成となっていることであ
る。第12図に示すように、カラー表示データは１表示デ
ータが、Ｒ（Red）,G（Green）,B（Blue）３つの独立し
た色成分から構成されているため、R,G,Bの成分ごとに
表示データ補間回路2047を用意し、表示期間中にパレッ
ト2142に対してMPUがリードアクセスを行った場合の表
示データ2037には、MPUが読出しを行わないパレットの
出力データ2029,2027,2026のR,G,Bの成分ごとに補間に
よって求めた補間データ2481,2482,2483が出力される。
このように、第６実施例ではカラー表示データに対して
も、MPUのリードアクセス時のMPUの読出しパレットに対
応する出力表示データには、近接するパレットの表示デ
ータからR,G,Bの成分ごとに補間によって求めたデータ
を出力することにより、本来出力すべき表示データに近
似したデータが出力されるため、画面上のノイズ発生を
減少させることが可能となる。
データセレクタ2034がモノクロ表示データ用の回路構成
であるのに対し、第６実施例の表示データセレクタ2034
はカラー表示データ用の回路構成となっていることであ
る。第12図に示すように、カラー表示データは１表示デ
ータが、Ｒ（Red）,G（Green）,B（Blue）３つの独立し
た色成分から構成されているため、R,G,Bの成分ごとに
表示データ補間回路2047を用意し、表示期間中にパレッ
ト2142に対してMPUがリードアクセスを行った場合の表
示データ2037には、MPUが読出しを行わないパレットの
出力データ2029,2027,2026のR,G,Bの成分ごとに補間に
よって求めた補間データ2481,2482,2483が出力される。
このように、第６実施例ではカラー表示データに対して
も、MPUのリードアクセス時のMPUの読出しパレットに対
応する出力表示データには、近接するパレットの表示デ
ータからR,G,Bの成分ごとに補間によって求めたデータ
を出力することにより、本来出力すべき表示データに近
似したデータが出力されるため、画面上のノイズ発生を
減少させることが可能となる。
また、第12図に示す例では、パレット2142からMPUの
リードアクセス時のデータの読出しを行う場合の構成と
なっているため、出力データ2037はパレット出力データ
2028と補間データ2481,2482,2483を切換えて出力してい
るが、リードアクセス時にMPUが読出しを行う読出しパ
レットを変更すれば、セレクタに入力するパレット出力
データもそれに伴い変更しなければならない。
リードアクセス時のデータの読出しを行う場合の構成と
なっているため、出力データ2037はパレット出力データ
2028と補間データ2481,2482,2483を切換えて出力してい
るが、リードアクセス時にMPUが読出しを行う読出しパ
レットを変更すれば、セレクタに入力するパレット出力
データもそれに伴い変更しなければならない。
以上説明してきた実施例では、４ビットパラレルの回
路構成の場合を例として説明してきたが、これに限ら
ず、６ビットパラレル,8ビットパラレルというように２
ビット以上のパラレル回路であれば本発明は適用可能で
ある。
路構成の場合を例として説明してきたが、これに限ら
ず、６ビットパラレル,8ビットパラレルというように２
ビット以上のパラレル回路であれば本発明は適用可能で
ある。
以上詳述した本発明によれば、表示回路の基本クロッ
クの周波数を、ドットクロックの1/2（２ビットパラレ
ル動作時）、1/4（４ビットパラレル動作時）、1/x（ｘ
ビットパラレル動作時）と下げること可能なため、100M
Hz相当のドットクロックが必要な高精細表示制御装置に
おいても、回路のLSI化が容易にできるという効果があ
る。
クの周波数を、ドットクロックの1/2（２ビットパラレ
ル動作時）、1/4（４ビットパラレル動作時）、1/x（ｘ
ビットパラレル動作時）と下げること可能なため、100M
Hz相当のドットクロックが必要な高精細表示制御装置に
おいても、回路のLSI化が容易にできるという効果があ
る。
又、本発明によれば、ｋビットパラレル（ｋ≧２）の
回路構成の表示回路において、表示期間中にMPUのルッ
クアップテーブルリードアクセスが発生した場合には、
MPUの読出しが行われるｎ番目（ｎ≦ｋ）のルックアッ
プテーブルに対応した表示データとして、ｎ＋１番目ま
たはｎ−１番目のルックアップテーブルの表示データを
出力することで、画面上のノイズ発生を減少させること
が可能という効果がある。
回路構成の表示回路において、表示期間中にMPUのルッ
クアップテーブルリードアクセスが発生した場合には、
MPUの読出しが行われるｎ番目（ｎ≦ｋ）のルックアッ
プテーブルに対応した表示データとして、ｎ＋１番目ま
たはｎ−１番目のルックアップテーブルの表示データを
出力することで、画面上のノイズ発生を減少させること
が可能という効果がある。
本発明によれば、ｎ番目のルックアップテーブルに対
応した表示データとして、ｎ＋１番目とｎ−１番目の表
示データを平均したものを出力することで、ｎ−１とｎ
とｎ＋１番目の表示データ間の階調または色の変化量が
同一となり、画面上のノイズ発生を減少させることが可
能となるという効果がある。
応した表示データとして、ｎ＋１番目とｎ−１番目の表
示データを平均したものを出力することで、ｎ−１とｎ
とｎ＋１番目の表示データ間の階調または色の変化量が
同一となり、画面上のノイズ発生を減少させることが可
能となるという効果がある。
本発明によれば、1,…,n−1,n＋1,…,k番目のルック
アップテーブルの表示データからｎ番目のルックアップ
テーブルに対応した表示データを補間して求め、出力す
ることにより、本来表示すべきであるｎ番目のルックア
ップテーブルの表示データに近似した表示データで表示
を行うため、画面上のノイズ発生を減少させることが可
能となるという効果がある。
アップテーブルの表示データからｎ番目のルックアップ
テーブルに対応した表示データを補間して求め、出力す
ることにより、本来表示すべきであるｎ番目のルックア
ップテーブルの表示データに近似した表示データで表示
を行うため、画面上のノイズ発生を減少させることが可
能となるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したパラレルルックアップテーブルの構成を
示すブロック図、第３図及び第５図は従来例のブロック
図、第４図は第３図及び第５図で示したルックアップテ
ーブルの構成を示すブロック図、第６図は本発明の第２
の実施例を示すブロック図、第７図は第６図の実施例に
おける表示データセレクタの構成を示すブロック図、第
８図は表示データセレクタの動作を示すタイミングチャ
ート、第９図は本発明の第３実施例における表示データ
セレクタの構成を示すブロック図、第10図は本発明の第
４実施例における表示データセレクタの構成を示すブロ
ック図、第11図は本発明の第５実施例における表示デー
タセレクタの構成を示すブロック図、第12図は本発明の
第６実施例における表示データセレクタの構成を示すブ
ロック図である。 22……データ幅変換回路、24……パラレルルックアップ
テーブル、2a……マスタクロック、261……色情報、251
〜254……色データ、123a〜123d……レジスタ、125〜12
8……セレクタ、231,232……ブロックデータ、29,2001
……MPU、30,2003……バス、2005……パレットアドレス
及びデータ、2006……リード信号、2007……チップセレ
クト信号、2008……アドレス生成回路、2009……アドレ
ス、2010……VRAM、2011……表示データ、2012……表示
データのブリンクやマスクを行う表示制御回路、2014…
…パレット、2016……データ保持回路、2017……表示デ
ータ、2018……LCD I/F、2020……LCD、2021……表示制
御回路、2033……高精細LCD、2034……表示データセレ
クタ、2039……パレットアクセスを検知する論理積ゲー
ト、2042……セレクタ、2043……加算器、2045……除算
器、2047……表示データ保管回路。
第１図で示したパラレルルックアップテーブルの構成を
示すブロック図、第３図及び第５図は従来例のブロック
図、第４図は第３図及び第５図で示したルックアップテ
ーブルの構成を示すブロック図、第６図は本発明の第２
の実施例を示すブロック図、第７図は第６図の実施例に
おける表示データセレクタの構成を示すブロック図、第
８図は表示データセレクタの動作を示すタイミングチャ
ート、第９図は本発明の第３実施例における表示データ
セレクタの構成を示すブロック図、第10図は本発明の第
４実施例における表示データセレクタの構成を示すブロ
ック図、第11図は本発明の第５実施例における表示デー
タセレクタの構成を示すブロック図、第12図は本発明の
第６実施例における表示データセレクタの構成を示すブ
ロック図である。 22……データ幅変換回路、24……パラレルルックアップ
テーブル、2a……マスタクロック、261……色情報、251
〜254……色データ、123a〜123d……レジスタ、125〜12
8……セレクタ、231,232……ブロックデータ、29,2001
……MPU、30,2003……バス、2005……パレットアドレス
及びデータ、2006……リード信号、2007……チップセレ
クト信号、2008……アドレス生成回路、2009……アドレ
ス、2010……VRAM、2011……表示データ、2012……表示
データのブリンクやマスクを行う表示制御回路、2014…
…パレット、2016……データ保持回路、2017……表示デ
ータ、2018……LCD I/F、2020……LCD、2021……表示制
御回路、2033……高精細LCD、2034……表示データセレ
クタ、2039……パレットアクセスを検知する論理積ゲー
ト、2042……セレクタ、2043……加算器、2045……除算
器、2047……表示データ保管回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土谷 信雄 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭63−158589（ＪＰ，Ａ) 特開 平１−118195（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/06
Claims (3)
- 【請求項１】順次表示アドレスを出力する表示アドレス
生成回路と、表示データを記憶する表示メモリと、表示
データに対して処理を行う表示制御回路と、表示データ
を表示装置に出力するデータ形式に変換するルックアッ
プテーブルと、該テーブルの出力データを切換える表示
データセレクタを備え、該表示アドレス生成回路から供
給される表示アドレスに従って該表示メモリから読み出
された表示データに対して処理を行い、前記テーブルに
入力し、前記テーブルから出力された表示データを該表
示データセレクタで切換えて出力する表示制御方法にお
いて、 ｋ（ｋ≧２）系列で並行に処理を行い、ｋ個の前記テー
ブルのうち、１つのテーブルだけは外部からのリードア
クセスが可能なように表示データと該リードアドレスを
切換えて入力するような構成とし、表示期間中に前記リ
ードアクセスが行われた時前記リードアクセスが行われ
るｎ（ｎ≧ｋ）番目のテーブルに対応した表示データと
して、隣接するｎ＋１番目またはｎ−１番目のテーブル
のいずれかの出力データを出力することを特徴とする表
示制御方法。 - 【請求項２】前記リードアクセスが行われるｎ番目のテ
ーブルに対応した表示データとして、隣接するｎ＋１番
目とｎ−１番目のテーブルの表示データを平均したデー
タを出力することを特徴とする請求項１記載の表示制御
方法。 - 【請求項３】前記リードアクセスが行われた場合、前記
リードアクセスが行われるｎ番目のテーブルに対応した
表示データとして、近接する1,…,n−1,n＋1,…,k番目
のテーブルの表示データから補間によって求めたデータ
を出力することを特徴とする請求項１記載の表示制御方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328891A JP2908009B2 (ja) | 1990-11-30 | 1990-11-30 | 表示制御方法 |
| US07/796,678 US5329292A (en) | 1990-11-30 | 1991-11-25 | Display controller for a flat display apparatus |
| KR1019910021598A KR950003981B1 (ko) | 1990-11-30 | 1991-11-28 | 플랫 디스플레이용 표시 제어 장치 |
| DE4139704A DE4139704A1 (de) | 1990-11-30 | 1991-12-02 | Anzeigesteuerungsvorrichtung fuer ein flachanzeigegeraet |
| US08/224,177 US5539431A (en) | 1990-11-30 | 1994-04-07 | Display controller for a flat display apparatus |
| US08/564,869 US5652605A (en) | 1990-11-30 | 1995-11-30 | Display controller for a flat display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328891A JP2908009B2 (ja) | 1990-11-30 | 1990-11-30 | 表示制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04204496A JPH04204496A (ja) | 1992-07-24 |
| JP2908009B2 true JP2908009B2 (ja) | 1999-06-21 |
Family
ID=18215251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328891A Expired - Lifetime JP2908009B2 (ja) | 1990-11-30 | 1990-11-30 | 表示制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5329292A (ja) |
| JP (1) | JP2908009B2 (ja) |
| KR (1) | KR950003981B1 (ja) |
| DE (1) | DE4139704A1 (ja) |
Families Citing this family (20)
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|---|---|---|---|---|
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| US5852444A (en) * | 1992-12-07 | 1998-12-22 | Intel Corporation | Application of video to graphics weighting factor to video image YUV to RGB color code conversion |
| US5877754A (en) * | 1993-06-16 | 1999-03-02 | Intel Corporation | Process, apparatus, and system for color conversion of image signals |
| US5374957A (en) * | 1993-11-24 | 1994-12-20 | Xerox Corporation | Decompression method and apparatus for split level image buffer |
| US5821919A (en) * | 1994-04-29 | 1998-10-13 | Intel Corporation | Apparatus for table-driven conversion of pixels from YVU to RGB format |
| US6147671A (en) * | 1994-09-13 | 2000-11-14 | Intel Corporation | Temporally dissolved dithering |
| US5732205A (en) * | 1994-12-30 | 1998-03-24 | Intel Corporation | Color conversion using 4.5 bit palette |
| US5900861A (en) * | 1995-09-28 | 1999-05-04 | Intel Corporation | Table-driven color conversion using interleaved indices |
| US5673065A (en) * | 1995-12-29 | 1997-09-30 | Intel Corporation | Color reduction and conversion using an ordinal lookup table |
| US5659655A (en) * | 1996-04-29 | 1997-08-19 | Mcdonnell Douglas Corporation | Optical ribbon cable fanout boxes |
| US6020868A (en) * | 1997-01-09 | 2000-02-01 | Rainbow Displays, Inc. | Color-matching data architectures for tiled, flat-panel displays |
| KR19990038642A (ko) * | 1997-11-06 | 1999-06-05 | 구자홍 | 피디피 구동장치 |
| TW468269B (en) * | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| US6115092A (en) * | 1999-09-15 | 2000-09-05 | Rainbow Displays, Inc. | Compensation for edge effects and cell gap variation in tiled flat-panel, liquid crystal displays |
| JP2002218345A (ja) * | 2001-01-16 | 2002-08-02 | Mitsubishi Electric Corp | 画面表示装置 |
| GB0125173D0 (en) * | 2001-10-19 | 2001-12-12 | Koninkl Philips Electronics Nv | Display driver and driving method |
| US8363067B1 (en) | 2009-02-05 | 2013-01-29 | Matrox Graphics, Inc. | Processing multiple regions of an image in a graphics display system |
| US9390661B2 (en) | 2009-09-15 | 2016-07-12 | E Ink California, Llc | Display controller system |
| US20110063314A1 (en) * | 2009-09-15 | 2011-03-17 | Wen-Pin Chiu | Display controller system |
| US20180114477A1 (en) * | 2016-09-25 | 2018-04-26 | Fusao Ishii | Sequence and timing control of writing and rewriting pixel memories with substantially lower data rate |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1012301B (zh) * | 1984-10-16 | 1991-04-03 | 三洋电机株式会社 | 显示装置 |
| GB2193069B (en) * | 1986-07-17 | 1990-08-29 | Toshiba Kk | Image frame composing circuit utilizing color look-up table |
| US4901062A (en) * | 1986-10-14 | 1990-02-13 | International Business Machines | Raster scan digital display system |
| JPH0713787B2 (ja) * | 1987-05-22 | 1995-02-15 | 日本電気株式会社 | デイスプレイ制御用回路 |
| JPH0657046B2 (ja) * | 1987-06-05 | 1994-07-27 | キヤノン株式会社 | デジタルカラ−信号処理回路 |
| JPS6410777A (en) * | 1987-07-02 | 1989-01-13 | Minolta Camera Kk | Image input device |
| JPS6451888A (en) * | 1987-08-24 | 1989-02-28 | Sharp Kk | Picture processor |
| US4963860A (en) * | 1988-02-01 | 1990-10-16 | General Electric Company | Integrated matrix display circuitry |
| US5038300A (en) * | 1988-06-29 | 1991-08-06 | Digital Equipment Corporation | Extendable-size color look-up table for computer graphics systems |
| JP2908009B2 (ja) * | 1990-11-30 | 1999-06-21 | 株式会社日立製作所 | 表示制御方法 |
-
1990
- 1990-11-30 JP JP2328891A patent/JP2908009B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-25 US US07/796,678 patent/US5329292A/en not_active Expired - Fee Related
- 1991-11-28 KR KR1019910021598A patent/KR950003981B1/ko not_active IP Right Cessation
- 1991-12-02 DE DE4139704A patent/DE4139704A1/de not_active Withdrawn
-
1994
- 1994-04-07 US US08/224,177 patent/US5539431A/en not_active Expired - Fee Related
-
1995
- 1995-11-30 US US08/564,869 patent/US5652605A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5539431A (en) | 1996-07-23 |
| KR950003981B1 (ko) | 1995-04-21 |
| US5652605A (en) | 1997-07-29 |
| KR920010534A (ko) | 1992-06-26 |
| US5329292A (en) | 1994-07-12 |
| DE4139704A1 (de) | 1992-06-11 |
| JPH04204496A (ja) | 1992-07-24 |
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