JPH0535214A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0535214A JPH0535214A JP19040091A JP19040091A JPH0535214A JP H0535214 A JPH0535214 A JP H0535214A JP 19040091 A JP19040091 A JP 19040091A JP 19040091 A JP19040091 A JP 19040091A JP H0535214 A JPH0535214 A JP H0535214A
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- Japan
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- display data
- signal
- clock signal
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Abstract
(57)【要約】
【目的】 ＬＣＤを用いて、最大表示解像度以下でその
整数分の１以外の解像度の表示を行う。 【構成】 ライン５を介して導出されるＣＲＴ表示デー
タは、Ｄ−ＦＦ４Ａに、ライン６Ａを介して導出される
表示クロック信号ＱＢの立上りでラッチされ、Ｄ−ラッ
チ４Ｂには、表示クロック信号ＱＢの立下りでラッチさ
れる。表示クロック信号ＱＢのローレベルおよびハイレ
ベルは、偶数番目および奇数番目の画素の表示データに
それぞれ対応するので、Ｄ−ＦＦ４Ａには偶数番目、Ｄ
−ラッチ４Ｂには奇数番目の表示データがストアされ
る。加算器４Ｃは、表示データ間の平均値を演算する。
セレクタ４Ｄは、３進カウンタを構成するカウンタ４Ｆ
からの選択信号に従って、２つの表示データ間に、加算
器４Ｃからの補完データを挿入するようにして、３つの
画素によって表示される画像信号をライン７Ａから導出
する。
整数分の１以外の解像度の表示を行う。 【構成】 ライン５を介して導出されるＣＲＴ表示デー
タは、Ｄ−ＦＦ４Ａに、ライン６Ａを介して導出される
表示クロック信号ＱＢの立上りでラッチされ、Ｄ−ラッ
チ４Ｂには、表示クロック信号ＱＢの立下りでラッチさ
れる。表示クロック信号ＱＢのローレベルおよびハイレ
ベルは、偶数番目および奇数番目の画素の表示データに
それぞれ対応するので、Ｄ−ＦＦ４Ａには偶数番目、Ｄ
−ラッチ４Ｂには奇数番目の表示データがストアされ
る。加算器４Ｃは、表示データ間の平均値を演算する。
セレクタ４Ｄは、３進カウンタを構成するカウンタ４Ｆ
からの選択信号に従って、２つの表示データ間に、加算
器４Ｃからの補完データを挿入するようにして、３つの
画素によって表示される画像信号をライン７Ａから導出
する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子（以下
「ＬＣＤ」と略称する）を用いる表示装置に関する。
「ＬＣＤ」と略称する）を用いる表示装置に関する。
【０００２】
【従来の技術】近年、ＬＣＤは表示面積の拡大化および
画素の微細化が図られるに伴って、陰極線管（以下「Ｃ
ＲＴ」と略称する）に代わって広く用いられるようにな
っている。特に、ＬＣＤはマトリクス状に配置される複
数の画素によって表示画面が形成され、各画素が明確に
区切られているので、一画素一画素がＣＲＴより明瞭に
表示され、各種情報処理機器の端末装置として非常に有
用である。
画素の微細化が図られるに伴って、陰極線管（以下「Ｃ
ＲＴ」と略称する）に代わって広く用いられるようにな
っている。特に、ＬＣＤはマトリクス状に配置される複
数の画素によって表示画面が形成され、各画素が明確に
区切られているので、一画素一画素がＣＲＴより明瞭に
表示され、各種情報処理機器の端末装置として非常に有
用である。
【０００３】しかしながら、ＬＣＤの表示解像度は、配
列されている画素の数によって決定されるため、同一Ｌ
ＣＤで表示可能な解像度には制限がある。たとえば、水
平方向に７６８個、垂直方向に５１２個の画素を有する
ＬＣＤには、最大表示解像度７６８×５１２ドットおよ
びその整数分の１の解像度（たとえば３８４×２５６ド
ット）の表示しか行うことができない。これに対して、
ＣＲＴは周波数帯域などの制限で定まる最大解像度以下
の範囲内で、任意の解像度の表示が可能である。このた
め、ＣＲＴを端末装置として使用している各種情報処理
機器に対しては、ＬＣＤに代えることが困難であるとい
う問題がある。
列されている画素の数によって決定されるため、同一Ｌ
ＣＤで表示可能な解像度には制限がある。たとえば、水
平方向に７６８個、垂直方向に５１２個の画素を有する
ＬＣＤには、最大表示解像度７６８×５１２ドットおよ
びその整数分の１の解像度（たとえば３８４×２５６ド
ット）の表示しか行うことができない。これに対して、
ＣＲＴは周波数帯域などの制限で定まる最大解像度以下
の範囲内で、任意の解像度の表示が可能である。このた
め、ＣＲＴを端末装置として使用している各種情報処理
機器に対しては、ＬＣＤに代えることが困難であるとい
う問題がある。
【０００４】
【発明が解決しようとする課題】本発明は、このような
点に鑑みて為されたものであり、同一のＬＣＤによっ
て、最大解像度以下で、最大解像度の整数分の１以外の
解像度の表示を行うことができる液晶表示装置を提供す
ることである。
点に鑑みて為されたものであり、同一のＬＣＤによっ
て、最大解像度以下で、最大解像度の整数分の１以外の
解像度の表示を行うことができる液晶表示装置を提供す
ることである。
【０００５】
【課題を解決するための手段】本発明は、第１クロック
信号に同期して入力される第１画像信号の表す画像を、
マトリクス状に配置される予め定める数の画素によって
表示する液晶表示手段と、液晶表示手段の最大解像度よ
りも小さい解像度で表示すべき画像を表す第２画像信号
を、第１クロック信号よりも長い周期を有する第２クロ
ック信号に同期して導出する画像信号発生手段と、画像
信号発生手段からの第２画像信号の表す連続する画素に
よって表示すべき表示データを、予め定める時間だけス
トアする記憶手段と、記憶手段からの出力に応答し、連
続する画素のストア内容間で予め定める演算を行い、そ
の演算結果を表す信号を導出する演算手段と、画像信号
発生手段および演算手段からの出力に応答し、第１クロ
ック信号に同期して、第２画像信号および演算結果を表
す信号を、予め定める順序で切換えて第１画像信号とし
て導出し、液晶表示手段に与える切換手段とを含むこと
を特徴とする液晶表示装置である。
信号に同期して入力される第１画像信号の表す画像を、
マトリクス状に配置される予め定める数の画素によって
表示する液晶表示手段と、液晶表示手段の最大解像度よ
りも小さい解像度で表示すべき画像を表す第２画像信号
を、第１クロック信号よりも長い周期を有する第２クロ
ック信号に同期して導出する画像信号発生手段と、画像
信号発生手段からの第２画像信号の表す連続する画素に
よって表示すべき表示データを、予め定める時間だけス
トアする記憶手段と、記憶手段からの出力に応答し、連
続する画素のストア内容間で予め定める演算を行い、そ
の演算結果を表す信号を導出する演算手段と、画像信号
発生手段および演算手段からの出力に応答し、第１クロ
ック信号に同期して、第２画像信号および演算結果を表
す信号を、予め定める順序で切換えて第１画像信号とし
て導出し、液晶表示手段に与える切換手段とを含むこと
を特徴とする液晶表示装置である。
【０００６】
【作用】本発明に従えば、液晶表示手段には予め定める
数の画素がマトリクス状に配列され、第１クロック信号
に同期して入力される第１画像信号の表す画像を表示す
る。画像信号発生手段は、液晶表示手段の最大解像度よ
りも小さい解像度で表示すべき画像を表す第２画像信号
を、第１クロック信号よりも長い周期を有する第２クロ
ック信号に同期して導出する。第２画像信号の表す連続
する画素によって表示すべき表示データは、予め定める
時間だけ記憶手段にストアされる。演算手段は、記憶手
段からの連続する画素間のストア内容間で予め定める演
算を行い、その演算結果を表す信号を導出する。切換手
段は、第１クロック信号に同期して、第２画像信号およ
び演算結果を表す信号を、予め定める順序で切換えて第
１画像信号として導出し、液晶表示手段に与える。演算
手段が、第２画像信号の表す連続する画素によって表示
すべき表示データ間で予め定める演算を行うことによっ
て、連続する画素間の表示データが補完され、第１画像
信号のための表示データを得ることができるので、液晶
表示手段の最大解像度よりも小さい解像度の表示を容易
に行うことができる。
数の画素がマトリクス状に配列され、第１クロック信号
に同期して入力される第１画像信号の表す画像を表示す
る。画像信号発生手段は、液晶表示手段の最大解像度よ
りも小さい解像度で表示すべき画像を表す第２画像信号
を、第１クロック信号よりも長い周期を有する第２クロ
ック信号に同期して導出する。第２画像信号の表す連続
する画素によって表示すべき表示データは、予め定める
時間だけ記憶手段にストアされる。演算手段は、記憶手
段からの連続する画素間のストア内容間で予め定める演
算を行い、その演算結果を表す信号を導出する。切換手
段は、第１クロック信号に同期して、第２画像信号およ
び演算結果を表す信号を、予め定める順序で切換えて第
１画像信号として導出し、液晶表示手段に与える。演算
手段が、第２画像信号の表す連続する画素によって表示
すべき表示データ間で予め定める演算を行うことによっ
て、連続する画素間の表示データが補完され、第１画像
信号のための表示データを得ることができるので、液晶
表示手段の最大解像度よりも小さい解像度の表示を容易
に行うことができる。
【０００７】
【実施例】図１は、本発明の基本的概念を示すブロック
図である。パーソナルコンピュータなどの情報処理装置
１からは、第２画像信号であるＣＲＴ２によって表示す
べき画像を表す画像信号が導出される。この画像信号の
必要とする解像度よりも大きな解像度を有するＬＣＤ３
を使用可能とするため、本発明に従う表示データ補完回
路４が用いられる。表示データ補完回路４は、情報処理
装置１からライン５および６を介してそれぞれ導出され
る画像信号および制御信号に応答し、画素間の表示デー
タを補完してライン７からＬＣＤ３に画像信号として導
出する。
図である。パーソナルコンピュータなどの情報処理装置
１からは、第２画像信号であるＣＲＴ２によって表示す
べき画像を表す画像信号が導出される。この画像信号の
必要とする解像度よりも大きな解像度を有するＬＣＤ３
を使用可能とするため、本発明に従う表示データ補完回
路４が用いられる。表示データ補完回路４は、情報処理
装置１からライン５および６を介してそれぞれ導出され
る画像信号および制御信号に応答し、画素間の表示デー
タを補完してライン７からＬＣＤ３に画像信号として導
出する。
【０００８】図２は、本発明の一実施例の電気的構成を
示す。図１図示の構成に対応する部分には、同一の参照
符を付す。図１図示のライン６は、ライン６Ａ，６Ｂ，
６Ｃを総称する。表示データ補完回路４内には、Ｄ型フ
リップフロップ（以下「Ｄ−ＦＦ」と略称する）４Ａ、
データラッチ（以下「Ｄ−ラッチ」と略称する）４Ｂ、
加算器４Ｃ、４対１セレクタ４Ｄ、Ｄ−ＦＦ４Ｅ、２ビ
ットカウンタ４Ｆ、ＯＲゲート４Ｇ，４Ｈおよび反転回
路４Ｉが含まれる。Ｄ−ＦＦ４ＡおよびＤ−ラッチ４Ｂ
は記憶手段４Ｍを構成し、そのデータ入力Ｄとしては、
情報処理装置１からライン５を介してＣＲＴ表示データ
が与えられる。また、Ｄ−ＦＦ４Ａのクロック入力ＣＫ
およびＤ−ラッチ４Ｂのイネーブル入力Ｇには、情報処
理装置１からライン６Ａを介して表示クロック信号ＱＢ
が与えられる。Ｄ−ＦＦ４Ａは、表示クロック信号ＱＢ
の立上り時に、データ入力Ｄに与えられるＣＲＴ表示デ
ータを記憶する。Ｄ−Ｄラッチ４Ｂは、イネーブル入力
Ｇに与えられる表示クロック信号ＱＢがハイレベルの期
間、データ入力Ｄに与えられるＣＲＴ表示データを出力
端子Ｑから導出し、イネーブル入力Ｇに与えられる表示
クロック信号ＱＢが立下る直前の出力状態を保持する。
示す。図１図示の構成に対応する部分には、同一の参照
符を付す。図１図示のライン６は、ライン６Ａ，６Ｂ，
６Ｃを総称する。表示データ補完回路４内には、Ｄ型フ
リップフロップ（以下「Ｄ−ＦＦ」と略称する）４Ａ、
データラッチ（以下「Ｄ−ラッチ」と略称する）４Ｂ、
加算器４Ｃ、４対１セレクタ４Ｄ、Ｄ−ＦＦ４Ｅ、２ビ
ットカウンタ４Ｆ、ＯＲゲート４Ｇ，４Ｈおよび反転回
路４Ｉが含まれる。Ｄ−ＦＦ４ＡおよびＤ−ラッチ４Ｂ
は記憶手段４Ｍを構成し、そのデータ入力Ｄとしては、
情報処理装置１からライン５を介してＣＲＴ表示データ
が与えられる。また、Ｄ−ＦＦ４Ａのクロック入力ＣＫ
およびＤ−ラッチ４Ｂのイネーブル入力Ｇには、情報処
理装置１からライン６Ａを介して表示クロック信号ＱＢ
が与えられる。Ｄ−ＦＦ４Ａは、表示クロック信号ＱＢ
の立上り時に、データ入力Ｄに与えられるＣＲＴ表示デ
ータを記憶する。Ｄ−Ｄラッチ４Ｂは、イネーブル入力
Ｇに与えられる表示クロック信号ＱＢがハイレベルの期
間、データ入力Ｄに与えられるＣＲＴ表示データを出力
端子Ｑから導出し、イネーブル入力Ｇに与えられる表示
クロック信号ＱＢが立下る直前の出力状態を保持する。
【０００９】図３は、図２図示の構成における各信号の
波形を示す。ライン５に導出されるＣＲＴ表示データ
は、第２クロック信号であるドットクロック信号ＱＡに
同期して一画素毎の信号として導出される。ライン６Ａ
上の表示クロック信号ＱＢは、ドットクロック信号ＱＡ
の一周期毎に反転し、ローレベルで偶数番目の画素に対
するＣＲＴ表示データが導出されている期間に対応し、
ハイレベルで奇数番目のＣＲＴ表示データが導出されて
いる期間に対応する。Ｄ−ＦＦ４Ａには、表示クロック
信号ＱＢの立上り時にその直前のデータがラッチされる
ので、Ｄ−ＦＦ４Ａの出力Ｑからライン５Ａに導出され
るデータは、偶数番目の画素に対する表示データとな
る。Ｄ−ラッチ４Ｂは、表示クロック信号ＱＢがハイレ
ベルの期間のＣＲＴ表示データを保持するので、ライン
５Ｂに導出されるＤ−ラッチ４Ｂの出力Ｑは、奇数番目
の画素に対するＣＲＴ表示データとなる。
波形を示す。ライン５に導出されるＣＲＴ表示データ
は、第２クロック信号であるドットクロック信号ＱＡに
同期して一画素毎の信号として導出される。ライン６Ａ
上の表示クロック信号ＱＢは、ドットクロック信号ＱＡ
の一周期毎に反転し、ローレベルで偶数番目の画素に対
するＣＲＴ表示データが導出されている期間に対応し、
ハイレベルで奇数番目のＣＲＴ表示データが導出されて
いる期間に対応する。Ｄ−ＦＦ４Ａには、表示クロック
信号ＱＢの立上り時にその直前のデータがラッチされる
ので、Ｄ−ＦＦ４Ａの出力Ｑからライン５Ａに導出され
るデータは、偶数番目の画素に対する表示データとな
る。Ｄ−ラッチ４Ｂは、表示クロック信号ＱＢがハイレ
ベルの期間のＣＲＴ表示データを保持するので、ライン
５Ｂに導出されるＤ−ラッチ４Ｂの出力Ｑは、奇数番目
の画素に対するＣＲＴ表示データとなる。
【００１０】加算器４Ｃには、Ｄ−ＦＦ４ＡおよびＤ−
ラッチ４Ｂからの出力が与えられ、その和の１／２を表
す演算出力がライン５Ｃを介して導出される。したがっ
て、ライン５を介するＣＲＴ表示データが、第１番目お
よび第２番目の画素に対するものであるとき、加算器４
Ｃからは第０番目および第１番目の画素に対するＣＲＴ
表示データの平均演算結果が導出され、ＣＲＴ表示デー
タが第３番目および第４番目の画素に対するものである
とき、演算結果は第２番目および第３番目の画素に対す
るものとなる。
ラッチ４Ｂからの出力が与えられ、その和の１／２を表
す演算出力がライン５Ｃを介して導出される。したがっ
て、ライン５を介するＣＲＴ表示データが、第１番目お
よび第２番目の画素に対するものであるとき、加算器４
Ｃからは第０番目および第１番目の画素に対するＣＲＴ
表示データの平均演算結果が導出され、ＣＲＴ表示デー
タが第３番目および第４番目の画素に対するものである
とき、演算結果は第２番目および第３番目の画素に対す
るものとなる。
【００１１】４対１セレクタ４Ｄには、Ｄ−ＦＦ４Ａか
らのライン５Ａを介する出力、加算器４Ｃからのライン
５Ｃを介する出力、Ｄ−ラッチ４Ｂからのライン５Ｂを
介する出力およびライン５を介するＣＲＴ表示データが
切り換え可能な入力として与えられる。４対１セレクタ
４Ｄの４つの入力のうちからは、１つが選択され、ライ
ン５Ｄを介してＤ−ＦＦ４Ｅにデータ入力Ｄとして与え
られる。４対１セレクタ４Ｄの入力の選択は、選択用入
力Ａ，Ｂに与えられる信号によって行われる。
らのライン５Ａを介する出力、加算器４Ｃからのライン
５Ｃを介する出力、Ｄ−ラッチ４Ｂからのライン５Ｂを
介する出力およびライン５を介するＣＲＴ表示データが
切り換え可能な入力として与えられる。４対１セレクタ
４Ｄの４つの入力のうちからは、１つが選択され、ライ
ン５Ｄを介してＤ−ＦＦ４Ｅにデータ入力Ｄとして与え
られる。４対１セレクタ４Ｄの入力の選択は、選択用入
力Ａ，Ｂに与えられる信号によって行われる。
【００１２】選択用入力Ａ，Ｂとしては、ライン８Ａ，
８Ｂを介してＯＲゲート４Ｇ，４Ｈからの出力がそれぞ
れ与えられる。ＯＲゲート４Ｇ，４Ｈの入力の一方は共
通接続されて、情報処理装置１からのライン６Ｃを介す
る表示モード識別信号が与えられる。表示モード識別信
号がローレベルのときには、図３（Ａ）に示すように表
示データの補完が行われ、表示モード識別信号がハイレ
ベルのときには、図３（Ｂ）に示すように補完は行われ
ず、ＣＲＴ表示データがそのままＬＣＤ３に与えられ
る。すなわち、表示モード識別信号がハイレベルのとき
は、４対１セレクタ４Ｄの入力Ａ，Ｂは両方ともハイレ
ベルとなり、３番目の入力であるライン５を介するＣＲ
Ｔ表示データがＤ−ＦＦ４Ｅのデータとして与えられ
る。表示モード識別信号がローレベルのときには、４対
１セレクタ４Ｄの選択用入力Ａ，Ｂの値は、情報処理装
置１からライン６Ｂを介して導出される第１クロック信
号であるＬＣＤクロック信号を、２ビットカウンタ４Ｆ
Ｆで計数した結果に従って変化する。表示モード識別信
号がローレベルのときは、ＯＲゲート４Ｇ，４Ｈからラ
イン８Ａ，８Ｂを介する出力は、２ビットカウンタ４Ｆ
の出力ＱＡ，ＱＢに従う。２ビットカウンタ４Ｆは、ラ
イン６Ｂ上のＬＣＤクロック信号をクロック入力ＣＫと
して与えられ、出力ＱＡからは１／２に分周した出力、
出力ＱＢからは１／４に分周した出力が導出される。出
力ＱＢからハイレベルの出力が導出されると、反転回路
４Ｉを介してクリア入力ＣＬＲが能動化されるので、次
のクロック入力において出力ＱＡおよびＱＢは共にロー
レベルとなる。すなわち、図３（Ａ）に示すように、ラ
イン６Ｂを介するＬＣＤクロック信号の１周期毎に、ラ
イン８Ａ，８Ｂを介する出力がともにローレベル、ライ
ン８Ａを介する出力のみがハイレベル、ライン８Ｂを介
する出力のみがハイレベルとなる３つの状態を繰返し、
２ビットカウンタ４Ｆおよび反転回路４Ｉは３進のカウ
ンタを構成する。選択用入力Ａ，Ｂに０，１，２をそれ
ぞれ表す信号が与えられるので、入力０，１，２が順次
選択されてライン５Ｄを介してＤ−ＦＦ４Ｅに与えられ
る。すなわち、図３（Ａ）に示すように０番目の画素の
表示データ、０番目と１番目の表示データの平均値、１
番目の画素の表示データ、２番目の画素の表示データ、
２番目と３番目の画素の表示データの平均値、３番目の
画素の表示データというような順序で、ＣＲＴ表示デー
タ５の２つの画素に対応する信号の中間が平均演算され
て補完され、３つの画素のための信号に変換される。Ｌ
ＣＤ３には、Ｄ−ＦＦ４Ｅの出力Ｑから、クロック入力
ＣＫに与えられるＬＣＤクロック信号に同期した第１画
像信号であるＬＣＤ表示データがライン７Ａを介して導
出される。ＬＣＤ３には、ライン７Ｂを介して、ＬＣＤ
クロック信号を与えられる。
８Ｂを介してＯＲゲート４Ｇ，４Ｈからの出力がそれぞ
れ与えられる。ＯＲゲート４Ｇ，４Ｈの入力の一方は共
通接続されて、情報処理装置１からのライン６Ｃを介す
る表示モード識別信号が与えられる。表示モード識別信
号がローレベルのときには、図３（Ａ）に示すように表
示データの補完が行われ、表示モード識別信号がハイレ
ベルのときには、図３（Ｂ）に示すように補完は行われ
ず、ＣＲＴ表示データがそのままＬＣＤ３に与えられ
る。すなわち、表示モード識別信号がハイレベルのとき
は、４対１セレクタ４Ｄの入力Ａ，Ｂは両方ともハイレ
ベルとなり、３番目の入力であるライン５を介するＣＲ
Ｔ表示データがＤ−ＦＦ４Ｅのデータとして与えられ
る。表示モード識別信号がローレベルのときには、４対
１セレクタ４Ｄの選択用入力Ａ，Ｂの値は、情報処理装
置１からライン６Ｂを介して導出される第１クロック信
号であるＬＣＤクロック信号を、２ビットカウンタ４Ｆ
Ｆで計数した結果に従って変化する。表示モード識別信
号がローレベルのときは、ＯＲゲート４Ｇ，４Ｈからラ
イン８Ａ，８Ｂを介する出力は、２ビットカウンタ４Ｆ
の出力ＱＡ，ＱＢに従う。２ビットカウンタ４Ｆは、ラ
イン６Ｂ上のＬＣＤクロック信号をクロック入力ＣＫと
して与えられ、出力ＱＡからは１／２に分周した出力、
出力ＱＢからは１／４に分周した出力が導出される。出
力ＱＢからハイレベルの出力が導出されると、反転回路
４Ｉを介してクリア入力ＣＬＲが能動化されるので、次
のクロック入力において出力ＱＡおよびＱＢは共にロー
レベルとなる。すなわち、図３（Ａ）に示すように、ラ
イン６Ｂを介するＬＣＤクロック信号の１周期毎に、ラ
イン８Ａ，８Ｂを介する出力がともにローレベル、ライ
ン８Ａを介する出力のみがハイレベル、ライン８Ｂを介
する出力のみがハイレベルとなる３つの状態を繰返し、
２ビットカウンタ４Ｆおよび反転回路４Ｉは３進のカウ
ンタを構成する。選択用入力Ａ，Ｂに０，１，２をそれ
ぞれ表す信号が与えられるので、入力０，１，２が順次
選択されてライン５Ｄを介してＤ−ＦＦ４Ｅに与えられ
る。すなわち、図３（Ａ）に示すように０番目の画素の
表示データ、０番目と１番目の表示データの平均値、１
番目の画素の表示データ、２番目の画素の表示データ、
２番目と３番目の画素の表示データの平均値、３番目の
画素の表示データというような順序で、ＣＲＴ表示デー
タ５の２つの画素に対応する信号の中間が平均演算され
て補完され、３つの画素のための信号に変換される。Ｌ
ＣＤ３には、Ｄ−ＦＦ４Ｅの出力Ｑから、クロック入力
ＣＫに与えられるＬＣＤクロック信号に同期した第１画
像信号であるＬＣＤ表示データがライン７Ａを介して導
出される。ＬＣＤ３には、ライン７Ｂを介して、ＬＣＤ
クロック信号を与えられる。
【００１３】図３（Ｂ）には、ライン６Ｃを介して導出
される表示モード識別信号６Ｃがハイレベルのときに、
ライン５を介して導出されるＣＲＴ表示データがライン
７Ａを介してＬＣＤ表示データとして導出される状態を
示す。ライン５とライン７Ａとの間には、Ｄ−ＦＦ４Ｅ
が介在しているので、ＬＣＤクロック信号の１周期分だ
け遅れたＣＲＴ表示データがＬＣＤ表示データとして導
出される。
される表示モード識別信号６Ｃがハイレベルのときに、
ライン５を介して導出されるＣＲＴ表示データがライン
７Ａを介してＬＣＤ表示データとして導出される状態を
示す。ライン５とライン７Ａとの間には、Ｄ−ＦＦ４Ｅ
が介在しているので、ＬＣＤクロック信号の１周期分だ
け遅れたＣＲＴ表示データがＬＣＤ表示データとして導
出される。
【００１４】以上のようにして、２つの画素によって表
示すべき表示データが補完されて３つの画素によって表
示することができるので、ＬＣＤ３がたとえば７６８×
５１２画素により構成されるとき、５１２×５１２ドッ
トの解像度で表示することができる。すなわち、Ｘ×Ｙ
画素構成のＬＣＤにおいて、最大表示解像度Ｘ×Ｙドッ
トの整数分の１の解像度を表示するためには、同一ドッ
トの表示データを複数の画素に表示させればよい。たと
えば、同一表示データを水平に画素に表示させれば、
（Ｘ／２）×Ｙドットの表示解像度が得られる、同一表
示データを水平３ドットに表示させれば、（Ｘ／３）×
Ｙドットの表示解像度が得られる。しかし、必要な解像
度がこのような整数分の１以外の場合は、単に同一表示
データを複数ドットで表示するだけでは実現することが
できない。このような場合は、表示データをＬＣＤの構
成画素数に合うように補完する必要がある。本実施例に
よれば、Ｘ×Ｙ画素構成のＬＣＤによって（２Ｘ／３）
×Ｙドットの解像度の表示を行うために、２ドットの表
示データを３ドットに拡大補完することができる。この
補完方法として、本実施例では、２ドットの間にそれら
の平均の輝度を持つドットを補完して３ドットの表示デ
ータに変換しているけれども、２ドットのうち輝度の大
きい方のドットデータを複製して３ドットにする方法な
ど、各種方法を選択することができることは勿論であ
る。
示すべき表示データが補完されて３つの画素によって表
示することができるので、ＬＣＤ３がたとえば７６８×
５１２画素により構成されるとき、５１２×５１２ドッ
トの解像度で表示することができる。すなわち、Ｘ×Ｙ
画素構成のＬＣＤにおいて、最大表示解像度Ｘ×Ｙドッ
トの整数分の１の解像度を表示するためには、同一ドッ
トの表示データを複数の画素に表示させればよい。たと
えば、同一表示データを水平に画素に表示させれば、
（Ｘ／２）×Ｙドットの表示解像度が得られる、同一表
示データを水平３ドットに表示させれば、（Ｘ／３）×
Ｙドットの表示解像度が得られる。しかし、必要な解像
度がこのような整数分の１以外の場合は、単に同一表示
データを複数ドットで表示するだけでは実現することが
できない。このような場合は、表示データをＬＣＤの構
成画素数に合うように補完する必要がある。本実施例に
よれば、Ｘ×Ｙ画素構成のＬＣＤによって（２Ｘ／３）
×Ｙドットの解像度の表示を行うために、２ドットの表
示データを３ドットに拡大補完することができる。この
補完方法として、本実施例では、２ドットの間にそれら
の平均の輝度を持つドットを補完して３ドットの表示デ
ータに変換しているけれども、２ドットのうち輝度の大
きい方のドットデータを複製して３ドットにする方法な
ど、各種方法を選択することができることは勿論であ
る。
【００１５】またセレクタ４Ｄおよびカウンタ４Ｆの構
成を変更して、他の補完状態を実現することができるの
は勿論である。
成を変更して、他の補完状態を実現することができるの
は勿論である。
【００１６】さらに、同一表示データを複数ドットに表
示させることによって整数分の１の解像度を実現するこ
とは容易であるけれども、表示される画像は、複数ドッ
ト毎の輝度などの変化が大きく、解像度の小さいことが
目立つ表示となる。整数分の１の解像度に変換する場合
であっても、中間の画素の表示データを両側の画素の表
示データから演算して補完することによって、解像度の
小さなことが目立たない柔らかい画質で表示を行うこと
ができる。
示させることによって整数分の１の解像度を実現するこ
とは容易であるけれども、表示される画像は、複数ドッ
ト毎の輝度などの変化が大きく、解像度の小さいことが
目立つ表示となる。整数分の１の解像度に変換する場合
であっても、中間の画素の表示データを両側の画素の表
示データから演算して補完することによって、解像度の
小さなことが目立たない柔らかい画質で表示を行うこと
ができる。
【００１７】情報処理装置１からライン５を介して導出
されるＣＲＴ表示データは、アナログ信号であってもよ
いことは勿論である。ＣＲＴ信号がアナログ信号である
ときは、Ｄ−ＦＦ４Ａ、Ｄ−ラッチ４Ｂ、加算器４Ｃお
よびセレクタ４Ｄなどにアナログ信号用のものを持ちい
ればよいからである。ＣＲＴデータが複数ビットのデジ
タルデータのときは、Ｄ−ＦＦ４Ａ、Ｄ−ラッチ４Ｂ、
加算器４Ｃおよびセレクタ４Ｄなどはその複数ビット分
用意され、ＬＣＤ３内にデジタル／アナログ変換回路を
含むことは勿論である。
されるＣＲＴ表示データは、アナログ信号であってもよ
いことは勿論である。ＣＲＴ信号がアナログ信号である
ときは、Ｄ−ＦＦ４Ａ、Ｄ−ラッチ４Ｂ、加算器４Ｃお
よびセレクタ４Ｄなどにアナログ信号用のものを持ちい
ればよいからである。ＣＲＴデータが複数ビットのデジ
タルデータのときは、Ｄ−ＦＦ４Ａ、Ｄ−ラッチ４Ｂ、
加算器４Ｃおよびセレクタ４Ｄなどはその複数ビット分
用意され、ＬＣＤ３内にデジタル／アナログ変換回路を
含むことは勿論である。
【００１８】
【発明の効果】以上のように本発明によれば、液晶表示
手段の最大解像度よりも小さい解像度の画像を、画素間
の表示データを補完して表示することができる。これに
よって、液晶表示装置の最大解像度よりも小さくしかも
その整数分の１の解像度でもない解像度の画像を容易に
表示することができる。たとえばパーソナルコンピュー
タなどの情報処理機器は、解像度の異なる多くの表示モ
ードを有するけれども、本発明による液晶表示装置はそ
のような情報処理機器の端末装置として極めて有用に使
用することができる。
手段の最大解像度よりも小さい解像度の画像を、画素間
の表示データを補完して表示することができる。これに
よって、液晶表示装置の最大解像度よりも小さくしかも
その整数分の１の解像度でもない解像度の画像を容易に
表示することができる。たとえばパーソナルコンピュー
タなどの情報処理機器は、解像度の異なる多くの表示モ
ードを有するけれども、本発明による液晶表示装置はそ
のような情報処理機器の端末装置として極めて有用に使
用することができる。
【００１９】また解像度が最大解像度の整数分の１の画
像を表示するときにおいても、画素間の表示データを補
完することができるので、画素間の表示データの変化が
少なくなり、柔らかな画質の画像を得ることができ、低
解像度であることが目立たない表示を行うことができ
る。
像を表示するときにおいても、画素間の表示データを補
完することができるので、画素間の表示データの変化が
少なくなり、柔らかな画質の画像を得ることができ、低
解像度であることが目立たない表示を行うことができ
る。
【図１】本発明の基本的な電気的構成を示すブロック図
である。
である。
【図２】本発明の一実施例の電気的構成を示すブロック
図である。
図である。
【図３】図２図示の実施例の動作を示す波形図である。
１ 情報処理装置 ２ ＣＲＴ ３ ＬＣＤ ４ 表示データ補完回路 ４Ａ，４Ｅ Ｄ−ＦＦ ４Ｂ Ｄ−ラッチ ４Ｃ 加算器 ４Ｄ セレクタ ４Ｆ カウンタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１クロック信号に同期して入力される
第１画像信号の表す画像を、マトリクス状に配置される
予め定める数の画素によって表示する液晶表示手段と、 液晶表示手段の最大解像度よりも小さい解像度で表示す
べき画像を表す第２画像信号を、第１クロック信号より
も長い周期を有する第２クロック信号に同期して導出す
る画像信号発生手段と、 画像信号発生手段からの第２画像信号の表す連続する画
素によって表示すべき表示データを、予め定める時間だ
けストアする記憶手段と、 記憶手段からの出力に応答し、連続する画素のストア内
容間で予め定める演算を行い、その演算結果を表す信号
を導出する演算手段と、 画像信号発生手段および演算手段からの出力に応答し、
第１クロック信号に同期して、第２画像信号および演算
結果を表す信号を、予め定める順序で切換えて第１画像
信号として導出し、液晶表示手段に与える切換手段とを
含むことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19040091A JPH0535214A (ja) | 1991-07-30 | 1991-07-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19040091A JPH0535214A (ja) | 1991-07-30 | 1991-07-30 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535214A true JPH0535214A (ja) | 1993-02-12 |
Family
ID=16257523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19040091A Pending JPH0535214A (ja) | 1991-07-30 | 1991-07-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08166778A (ja) * | 1994-12-14 | 1996-06-25 | Internatl Business Mach Corp <Ibm> | 液晶表示方法及び装置 |
| JP2002006817A (ja) * | 2000-06-20 | 2002-01-11 | Olympus Optical Co Ltd | 表示システム |
| US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260487A (ja) * | 1988-04-11 | 1989-10-17 | Nec Corp | 画像拡大表示回路 |
| JPH02306218A (ja) * | 1989-05-22 | 1990-12-19 | Hitachi Ltd | マトリクス表示装置 |
| JPH03100695A (ja) * | 1989-09-14 | 1991-04-25 | Mitsubishi Electric Corp | マトリクス方式フラットディスプレイ装置 |
-
1991
- 1991-07-30 JP JP19040091A patent/JPH0535214A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260487A (ja) * | 1988-04-11 | 1989-10-17 | Nec Corp | 画像拡大表示回路 |
| JPH02306218A (ja) * | 1989-05-22 | 1990-12-19 | Hitachi Ltd | マトリクス表示装置 |
| JPH03100695A (ja) * | 1989-09-14 | 1991-04-25 | Mitsubishi Electric Corp | マトリクス方式フラットディスプレイ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
| JPH08166778A (ja) * | 1994-12-14 | 1996-06-25 | Internatl Business Mach Corp <Ibm> | 液晶表示方法及び装置 |
| JP2002006817A (ja) * | 2000-06-20 | 2002-01-11 | Olympus Optical Co Ltd | 表示システム |
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