JPH01260487A - 画像拡大表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像拡大表示装置に関する。

〔従来の技術〕

従来、画像メモリを持った画像表示装置では、画像デー
タの水平有効画素数ｍが２ｆｌ“！〉ｍ〉２ｆｌの時、
ｍが２″′に近い値でも画像メモリの水平アドレスをｎ
＋１ビットにする必要があり、画像メモリの半分近くの
エリヤが未使用となったり、アドレス用のカウンタにデ
コード回路が必要となっていた。また、２ｆｌ個からｍ
個にするなめに、単純な繰返しデータを挿入すると、画
像の画質を劣化させていた。

〔発明が解決しようとする課題〕

上述した従来の画像表示装置は、画像メモリが有効に使
用されておらず、アドレス用のカウンタも複雑となって
いるので、制御が複雑化しコストがかかるという欠点が
ある。また、単純な繰返しを用いると画質が劣化すると
いう欠点がある。

〔課題を解決するための手段〕

本発明の拡大表示回路は、画像メモリを有する画像表示
装置において、ドットクロックに同期したバイナリカウ
ンタと、前記バイナリカウンタのイネーブル端子を制御
するキャリーを出力し任意の設定値のロード可能なドツ
トクロックに同期したカウンタと、読出しクロックに同
期してデータを出力する２つのメモリ部と、前記メモリ
部のデータをラッチする２つのラッチ回路と、前記ラッ
チ回路の出力を平均補間する加算器と、前記ラッチ回路
及び加算器の出力をセレクトするセレクタとを備えて構
成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。第１図
の実施例は、続出しクロックに同期してデータを出力す
る２つのメモリ部１，２、メモリ部１，２のデータをラ
ッチするラッチ回路３゜４、ラッチ回路の出力を平均補
間する加算器６、ラッチ回路３，４および加算器５の出
力をセレクトするセレクタ６、ドツトクロックに同期し
たバイナリカウンタ９、バイナリカウンタ９のイネーブ
ル端子を制御するキャリーを出力し任意の設定値のロー
ド可能かつドツトロックに同調したカウンタ１０、イン
バータ回路７，８、ＡＮＤ回路１１を備えて構成される
。

メモリ部１には表示する画像データの偶数番目が、メモ
リ部２には奇数番目が蓄積されているものとする。本実
施例では、水平方向の有効画素数ｍを６４０とし、メモ
リ上の水平方向のデータ数を５１２とする。従って、５
／４倍に拡大して表示することになる。これを第２図の
タイミングチャートを使って説明する。

まず最初に表示装置の水平同期信号に同期したカウンタ
クリアパルス（以下ＨＣＬと略称する）によってバイナ
リカウンタ９がクリアされ、またカウンタ１０は５進カ
ウンタ（２ｎ＋１進カウンタ）になるように設定値がロ
ードされている。バイナリカウンタ９、カウンタ１０は
ドツトクロックすなわち表示画素単位にでるクロックに
同期してカウントアツプする。カウンタ１０のカウント
値が４になると同時にキャリーパルスが出力されてカウ
ンタ９をディスエイプル（ｄｉｓａｂｌｅ）　Ｌ、ドツ
トクロック５ではカウントアツプしないようにする。そ
のためカウンタ９では、ドツトクロック４での出力を保
持する。

このカウンタ９のＬＳＢをインバータ７で反転し、メモ
リ部１，２からデータを読み出すクロックとして使用す
る。この結果、メモリ１，２の出力は、ドツトクロック
の２タロツク周期のデータと３クロック周期のデータが
交互になる。これらの出力は、ラッチ３，４でラッチさ
れ、セレクタ６及び加算器５に出力される。加算器５の
出力はり、　Ｓ　Ｂを除いてセレクタ６に出力される。

この結果、加算器５の出力はラッチ回路３の平均値が出
力される。セレクタ６では、コントロール端子Ａ、Ｂ入
力により、奇数番と偶数番のデータが交互に並らび、さ
らにカウンタ１０のキャリーが出力されている時のみ補
間値が出力される。セレクタ６から出力されるデータは
第２図のタイミングチャートのようになり、このデータ
がＤ／Ａ変換され表示される。

以上のように５１２個のオリジナルデータから６４０個
のデータを平均補間によって作り出し拡大表示する回路
を使用することによって、アドレスカウンタを簡単化し
、単純繰返しによる歪みを少なくすることでコストパフ
ォーマンスの高い画像表示装置が実現できる。

また、カウンタ１０は設定値を変え、−船釣にｎ＋１（
ｎ：自然数）進カウンタを実現できる。

従って、本回路でｎ　＋　１　／　ｎの拡大表示が可能
となる。

〔発明の効果〕

以上説明したように本発明は、補間データを挿入し、メ
モリに蓄積される水平方向のデータ数を２°にすること
により、表示装置のコストパフォーマンスを著しく改善
することができるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイミングチャートである。 １，２・・・メモリ部、３．４・・・ラッチ回路、５・
・・加算器、６・・・セレクタ、７，８・・・インバー
タ回路、９・・・バイナリカウンタ、１０・・・カウン
タ、１〕・・・ＡＮＤ回路。

Claims (1)

【特許請求の範囲】
1. 画像メモリを有する画像表示装置において、ドットクロ
   ックに同期したバイナリカウンタと、前記バイナリカウ
   ンタのイネーブル端子を制御するキャリーを出力し任意
   の設定値のロード可能なドットクロックに同期したカウ
   ンタと、読出しクロックに同期してデータを出力する２
   つのメモリ部と、前記メモリ部のデータをラッチする２
   つのラッチ回路と、前記ラッチ回路の出力を平均補間す
   る加算器と、前記ラッチ回路及び加算器の出力をセレク
   トするセレクタとを備えて成ることを特徴とする画像拡
   大表示回路。