JP2002314950A

JP2002314950A - 画像処理装置

Info

Publication number: JP2002314950A
Application number: JP2001113677A
Authority: JP
Inventors: 昌弘 ▲吉▼田; Masahiro Yoshida; Satoshi Kitao; 智北尾; Katsuichi Ogasawara; 勝一小笠原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-12
Filing date: 2001-04-12
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】インターレース信号をプログレッシブ信号に
変換する際、Ｎラインから補間しようとした場合Ｎ＋１
個のメモリが必要であったものを補間ライン数と同じ個
数Ｎで構成することでメモリ容量を低減する。【解決手段】映像信号が入力される入力端子と、映像
信号を保持するラインメモリと、ラインメモリから出力
される映像信号の順番を並べ替える並べ替え手段と、並
べ替え手段からの出力を演算する演算手段と、演算手段
の出力を加算する加算手段と、並べ替え手段からの出力
を遅延させる遅延手段と、加算手段からの出力と、遅延
手段からの出力を切換える切換え手段と、水平同期信号
が入力される入力端子と、書き込みクロックが入力され
る入力端子と、読み出しクロックが入力される入力端子
と、ラインメモリを制御するラインメモリ制御手段と、
並べ替え手段と切換え手段を制御する並べ替え制御手段
とで構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶モニタ等マトリ
クス表示を行うフラットパネルにおいてインターレース
信号をプログレッシブ信号変換する際に使用するメモリ
の駆動方法に関するものであり、少ないメモリ容量でイ
ンターレース信号をプログレッシブ信号に変換できる画
像処理装置に関する。また、少ないメモリ容量で、業務
用モニタで必要となる水平ディレイ（同期信号部分の画
面表示）を行うことができる画像処理装置に関する。

【０００２】

【従来の技術】従来のインターレース信号をプログレッ
シブ信号に変換する画像処理装置としては、トランジス
タ技術SPECIAL No.５２ｐ９５（ＣＱ出版株式会社
１９９５年１０月１日発行）に示すものがある。

【０００３】図２１はこの従来の画像処理装置のブロッ
ク図を示すもので、２１００は映像信号が入力される入
力端子であり、２１０１は入力端子２１００から入力さ
れる映像信号を１ライン遅らせるラインメモリＡであ
り、２１０２は入力端子２１００から入力される映像信
号を２倍の周波数の映像信号に変換するラインメモリＢ
であり、２１０４は入力端子２１００から入力される映
像信号と、ラインメモリＡ２１０１で１ライン遅延され
た映像信号をそれぞれ０．５倍および加算して補間信号
を生成する演算器であり、２１０３は演算器２１０４か
らの出力を２倍の周波数の信号に変換するラインメモリ
Ｃである。２１０５はラインメモリＢ２１０２から出力
される信号と、ラインメモリＣ２１０３から出力される
信号をライン毎に切換えるスイッチであり、このスイッ
チ２１０５で切換えられた信号が出力される出力端子２
１０６より構成されている。

【０００４】また、図２２は図２１の画像処理装置を４
ライン補間に拡張したブロック図であり、図２１の従来
例と同じ機能のものには同符号をつけて説明を省略す
る。

【０００５】図２２において、２２００はラインメモリ
Ａ２１０１からの入力端子２１００の映像信号に対し１
ライン遅延された信号をさらに１ライン遅延させるライ
ンメモリＤであり、２２０１はラインメモリＤ２２００
の出力をさらに１ライン遅延させるラインメモリＥであ
り、２２０３、２２０４はラインメモリＡ、ラインメモ
リＤ、ラインメモリＥおよび入力端子２１００からの信
号をそれぞれある係数倍し加算する演算器であり、２２
０５は演算器２２０３および２２０４の出力を加算し、
補間信号を作成する加算器である。

【０００６】また、図２３は図２２の４ライン補間回路
の動作波形を示したもので、（ａ）はメモリの書き込み
側の基準となる水平同期信号を、（ｂ）は映像入力端子
２１００の波形を、（ｃ）〜（ｇ）は周波数変換される
前の信号波形（図２２Ａ点〜Ｅ点）を、（ｈ）はメモリ
の読み出し側の基準となる、書き込み側の水平同期信号
の２倍の周波数の同期信号を、（ｉ）、（ｊ）は２倍の
周波数に変換された元信号および補間信号の波形（図２
２Ｆ点、Ｇ点）を、（ｋ）は出力端子２１０６の波形を
示している。

【０００７】以上のように構成された従来の画像処理装
置においては、図２１の場合ラインメモリＡ２１０１で
１ライン遅延された信号と入力端子２１００から入力さ
れる映像信号とにより演算器２１０４にて加算し、補間
信号を作成し、ラインメモリＢ２１０２とラインメモリ
Ｃ２１０３で現在の映像信号および補間信号をそれぞれ
２倍の周波数に変換し、さらにスイッチ２１０５でライ
ン毎に２倍の周波数に変換された現在の映像信号と補間
信号を切換えることでインターレース信号をプログレッ
シブ信号に変換して液晶等のフラットパネルに表示して
いる。

【０００８】この図２１に示す従来の技術を４ライン補
間信号作成に拡張したものが図２２であり、ラインメモ
リＡ２１０１で１ライン遅延された信号を、ラインメモ
リＤ２２００に入力し、１ライン遅延させ、さらにライ
ンメモリＥ２２０１で１ライン遅延させた信号を作成す
る。これにより入力端子２１００の信号（図２２Ａ点）
及びラインメモリＡ（図２２Ｂ点）、ラインメモリＤ
（図２２Ｃ点）、ラインメモリＥ（図２２Ｄ点）の出力
波形は図２３（ｃ）〜（ｆ）に示すようになり、※１に
示す場所では、図２３（ｂ）に示した入力の１〜４が上
下に並ぶことになる。よって、補間ラインより２ライン
上下の元信号図２２Ａ点および図２２Ｄ点の出力を演算
器２２０４である係数倍して加算し、補間ラインより１
ライン上下の元信号図２２Ｂ点および図２２Ｃ点の出力
を演算器２２０３である係数倍して加算し、この二つの
演算器２２０３、２２０４の出力を加算器２２０５で加
算して補間信号を作成する。補間ラインの１ライン上の
信号はラインメモリＤ２２００から出力される信号（図
２２Ｃ点）であるため、このラインメモリＤ２２００の
出力をラインメモリＣ２１０３に入力し、補間信号が出
力される加算器２２０５の出力をラインメモリＢ２１０
２に入力する。ラインメモリＢ，Ｃからは入力に対し２
倍の周波数で出力されるため、この２倍に変換された信
号をスイッチ２１０５でライン毎に切換えることでイン
ターレース信号をプログレッシブ信号に変換できる。

【０００９】

【発明が解決しようとする課題】しかしながら、前記の
ような構成では、補間信号を作成するためのメモリと、
インターレース信号をプログレッシブ信号に変換するた
めに２倍の周波数に変換するためのメモリの両方が必要
となり、２ラインから補間信号を作成するような補間回
路を構成する場合３つのメモリが必要となる。このよう
に、Ｎラインから補間しようとした場合Ｎ＋１個のメモ
リが必要となる。

【００１０】また、ＦＰＧＡ内部で２倍の周波数に変換
するメモリを構成しようとした場合、ＦＰＧＡ内部で構
成できるメモリは２の階乗でしか構成できないため、例
えばＮＴＳＣをメモリを用いて２倍の周波数に変換する
場合、有効画面領域は７２０画素しかないのに、メモリ
を用いて２倍の周波数に変換するためには１０２４画素
分保持できるメモリを使用する必要があるという課題を
有していた。

【００１１】さらに、例えばＮＴＳＣの場合の７２０画
素分に近いメモリ容量で、２倍の周波数に変換するメモ
リ構成が実現でき、メモリ容量を削減できたとしても、
業務用モニタとして使用する場合、水平同期部分の確認
のためこの同期部分を画面上に表示する必要が発生する
が、有効画素部分の７２０画素分しかメモリに保持され
ていなければこの同期部分を画面上に表示して確認する
ことが出来ないという課題を有していた。

【００１２】本発明はかかる点に鑑み、インターレース
信号をプログレッシブ信号に変換する際のメモリ個数を
補間ライン数と同じ個数で構成することでメモリ容量を
低減できる画像処理装置を提供することを目的とする。

【００１３】また、例えばＮＴＳＣをプログレッシブ信
号に変換する際、有効画素部分のみメモリに保持し２倍
の周波数に変換するメモリ構成を実現することで、メモ
リ容量を削減した安価な画像処理装置を提供することを
目的とする。

【００１４】さらに、有効画素部分のみ保持するメモリ
構成とし、メモリ容量を削減した場合でも、同期部分を
画面に表示できる画像処理装置を提供することを目的と
する。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の本発明は映像信号が入力される入力端子
と、映像信号を保持するラインメモリと、前記ラインメ
モリから出力される映像信号の順番を並べ替える並べ替
え手段と、前記並べ替え手段からの出力を演算する演算
手段と、前記演算手段の出力を加算する加算手段と、前
記並べ替え手段からの出力を遅延させる遅延手段と、前
記加算手段からの出力と前記遅延手段からの出力を切換
える切換え手段と、水平同期信号が入力される入力端子
と、書き込みクロックが入力される入力端子と、読み出
しクロックが入力される入力端子と、前記映像信号入力
端子に入力される映像信号を前記ラインメモリに順番に
書き込むために前記ラインメモリのイネーブル端子を制
御するための制御信号を出力するラインメモリ制御手段
と、前記ラインメモリの出力を並べ替えて入力側と同じ
順番にするための制御信号を前記並べ替え手段に出力
し、かつ前記切換え手段を制御する制御信号を出力する
並べ替え制御手段とを少なくとも備えた画像処理装置で
ある。

【００１６】また、第２の本発明は、前記ラインメモリ
制御手段は、前記映像信号入力端子に入力される映像信
号を前記ラインメモリに順番に書き込むために前記ライ
ンメモリのアドレス端子を制御するための制御信号を出
力する上記本発明である。

【００１７】また、第３の本発明は、映像信号が入力さ
れる入力端子と、映像信号を保持し、かつ入出力での周
波数を変換する水平有効画素数よりも小さな複数のメモ
リと、前記メモリから出力される映像信号を切換える切
換え手段と、水平同期信号が入力される入力端子と、書
き込みクロックが入力される入力端子と、読み出しクロ
ックが入力される入力端子と、複数の前記メモリを制御
するメモリ制御手段と、前記切換え手段を制御する切換
え制御手段とを少なくとも備えた上記本発明である。

【００１８】また、第４の本発明は、映像信号が入力さ
れる入力端子と、映像信号を保持し、入出力での周波数
を変換する水平有効画素数よりも小さな複数のメモリ
と、前記メモリから出力される映像信号を切換える切換
え手段と、水平同期信号が入力される入力端子と、書き
込みクロックが入力される入力端子と、読み出しクロッ
クが入力される入力端子と、複数の前記メモリを制御す
るメモリ制御手段と、前記メモリ制御手段を制御する入
力信号判別手段と、前記切換え手段を制御する切換え制
御手段とを少なくとも備えた上記本発明である。

【００１９】また、第５の本発明は、映像信号が入力さ
れる入力端子と、映像信号を保持し、入出力での周波数
を変換する水平有効画素数よりも小さな複数のメモリ
と、前記メモリから出力される映像信号を切換える切換
え手段と、水平同期信号が入力される入力端子と、書き
込みクロックが入力される入力端子と、読み出しクロッ
クが入力される入力端子と、ユーザの設定情報が入力さ
れるユーザ情報入力端子と、前記水平同期信号を遅延さ
せる遅延制御手段と、複数の前記メモリを制御するメモ
リ制御手段と、前記メモリ制御手段を制御する入力信号
判別手段と、前記切換え手段を制御する切換え制御手段
とを少なくとも備えた上記本発明である。

【００２０】また、第６の本発明は、前記メモリ制御手
段は、水平有効画素信号を複数の前記メモリに分割して
保持するための書き込み制御信号を出力し、かつ複数に
分割され保持された水平有効画素信号を入力とは異なる
周波数で読み出すための制御信号とを出力し、前記切換
え制御手段は、複数の前記メモリから出力される信号を
選択して入力とは異なる周波数で入力と同じ信号の順番
に並べるための制御信号を出力する上記本発明である。

【００２１】また、第７の本発明は、前記入力信号判別
手段は、水平同期信号と書き込みクロックより信号フォ
ーマットを判別し前記メモリ制御手段に出力し、前記メ
モリ制御手段は前記入力信号判別手段の出力により、複
数の前記メモリへの書き込みおよび読み出しタイミング
を制御する上記本発明である。

【００２２】また、第８の本発明は、前記遅延制御手段
は、前記ユーザ情報入力端子の情報により、同期信号部
分を画面に表示する必要が発生した場合に、前記メモリ
に同期部分を含んだ映像信号をメモリに保持し、入出力
で周波数の異なる信号を出力できるよう前記水平同期信
号入力端子から入力される水平同期信号を遅延させる上
記本発明である。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。

【００２４】（実施の形態１）本発明の実施の形態１に
おける水平偏向装置について図１〜８を用い説明する。
図１は本発明の実施の形態１の画像処理装置のブロック
図を示す。

【００２５】図１に示す画像処理装置は、映像信号が供
給される入力端子１００と、水平同期信号が入力される
入力端子１０１と、書き込みクロックが入力される入力
端子１１５と、読み出しクロックが入力される入力端子
１１６と、映像信号を２倍の周波数の信号に変換する第
１のラインメモリＡ１０２と、第２のラインメモリＢ１
０３と、第３のラインメモリＣ１０４と、第４のライン
メモリＤ１０５と、４つのラインメモリＡ〜Ｄを制御す
る制御信号を発生するラインメモリ制御回路１０６と、
４つのラインメモリから出力される信号を並べ替える並
べ替え回路１０７と、並べ替え回路１０７から出力され
た信号をある係数倍し加算する演算器１０８および１０
９と、２つの演算器１０８および１０９からの出力を加
算して補間信号を作成する加算器１１０と、並べ替え回
路１０７から出力された補間信号の１ライン前の信号を
補間信号と同じタイミングに合わせる遅延回路１１１
と、補間信号の１ライン前の信号と補間信号を切換える
切換え回路１１２と、ラインメモリ制御回路１０６から
出力される２倍の周波数の同期信号より、並べ替え回路
１０７および切換え回路１１２を制御する制御信号を発
生する並べ替え制御回路１１３と、出力端子１１４とを
備えている。

【００２６】図２は、ラインメモリＡ〜Ｄから出力され
る信号と、ラインメモリ制御回路１０６から出力される
制御信号と、並べ替え回路１０７から出力される信号
と、切換え回路１１２から出力される信号の波形図を示
しており、（ａ）は入力端子１０１に入力される水平同
期信号ＷＨＤを、（ｂ）は入力端子１００からの映像信
号を、（ｃ）はラインメモリＡ１０２への制御信号ＷＥ
Ａを、（ｄ）はラインメモリＢ１０３への制御信号ＷＥ
Ｂを、（ｅ）はラインメモリＣ１０４への制御信号ＷＥ
Ｃを、（ｆ）はラインメモリＤ１０５への制御信号ＷＥ
Ｄを、（ｇ）はラインメモリＡ〜Ｄへの制御信号ＲＥ
を、（ｈ）は入力端子１０１に入力される水平同期信号
に同期したメモリ制御回路から出力されるＷＨＤの２倍
の周波数の水平同期信号ＲＨＤを、（ｉ）はラインメモ
リＡ１０２からの出力（図１Ａ点）を、（ｊ）はライン
メモリＢ１０３からの出力（図１Ｂ点）を、（ｋ）はラ
インメモリＣ１０４からの出力（図１Ｃ点）を、（ｌ）
はラインメモリＤ１０５からの出力（図１Ｄ点）を、
（ｍ）は並べ替え回路１０７を制御する並べ替え制御回
路１１３からの制御信号を、（ｎ）〜（ｑ）は並べ替え
回路１０７からの出力（図１Ｅ点〜Ｈ点）を、（ｒ）は
切換え回路１１２を制御する並べ替え制御回路１１３か
らの制御信号を、（ｓ）は切換え回路１１２の出力を示
している。

【００２７】また、図３は並べ替え回路１０７の入出力
の関係を示した図で、例えば、「ｓｅｌｓｉｇ」が０の
場合は、ラインメモリＡ１０２からの出力（図１Ａ点）
は図１Ｅ点に出力され、ラインメモリＢ１０３からの出
力（図１Ｂ点）は図１Ｆ点に、ラインメモリＣ１０４か
らの出力（図１Ｃ点）は図１Ｇ点に、ラインメモリＤ１
０５からの出力（図１Ｄ点）は図１Ｈ点から出力され、
「ｓｅｌｓｉｇ」が１の場合は、ラインメモリＡ１０２
からの出力（図１Ａ点）は図１Ｈ点、ラインメモリＢ１
０３からの出力（図１Ｂ点）は図１Ｅ点に出力され、ラ
インメモリＣ１０４からの出力（図１Ｃ点）は図１Ｆ点
に、ラインメモリＤ１０５からの出力（図１Ｄ点）は図
１Ｇ点に出力されることを示している。

【００２８】また、図４は、図１のラインメモリ制御回
路１０６のラインメモリＡ〜Ｄのライト制御信号を発生
する部分についての一例のブロック図を示したものであ
り、４００は水平同期信号ＷＨＤの入力端子を、４０
１、４０２は入力された信号を分周するフリップフロッ
プを、４０３はＡＮＤ回路を、４０４〜４０６は入力を
遅延させるフリップフロップを、４０７〜４１０はライ
ンメモリＡ〜Ｄを制御する制御信号出力端子を示してい
る。

【００２９】また、図５は図４のラインメモリ制御回路
１０６のライト制御信号発生部の波形図を示しており、
（ａ）は入力端子４００に入力される水平同期信号ＷＨ
Ｄを、（ｂ）はＡＮＤ回路４０３の入力（図４Ａ点）
を、（ｃ）はＡＮＤ回路４０３の入力（図４Ｂ点）を、
（ｄ）〜（ｇ）は出力端子４０７〜４１０の波形を示し
ている。

【００３０】また、図６は図１の並べ替え制御回路１１
３についての一例のブロック図を示したものであり、６
００は水平同期信号ＷＨＤの入力端子を、６０１は水平
同期信号ＷＨＤの２倍の周波数の水平同期信号ＲＨＤ
を、６０２〜６０６はフリップフロップを、６０７、６
０８は並べ替え回路１０７を制御する制御信号出力端子
を、６０９は切換え回路１１２を制御する制御信号出力
端子を示している。

【００３１】また、図７は図１の並べ替え制御回路１１
３の制御信号の波形図を示しており、（ａ）は水平同期
信号ＷＨＤの入力端子を、（ｂ）はフリップフロップ６
０２の出力波形（図６Ａ点）を、（ｃ）はフリップフロ
ップ６０３の出力波形（図６Ｂ点）を、（ｄ）は水平同
期信号ＷＨＤの２倍の周波数の水平同期信号ＲＨＤ（入
力端子６０１）を、（ｅ）はフリップフロップ６０４の
出力（出力端子６０７）を、（ｆ）はフリップフロップ
６０５の出力（出力端子６０８）を、（ｇ）はフリップ
フロップ６０６の出力（出力端子６０９）の波形を示し
ている。

【００３２】また、図８は画面上に表示した場合のライ
ンの配置を模式したもので、（ａ）は入力信号（図１の
入力端子１００）、（ｂ）は出力信号（図１の出力端子
１１４）を示しており、図８（ａ）のライン番号は、図
２の（ｂ）に対応し、図８（ｂ）のライン番号は図２
（ｓ）に対応している。

【００３３】次に、以上のように構成された、実施の形
態１の画像処理装置の動作を説明する。まず、入力端子
１００に入力される図２（ｂ）の映像信号は、ラインメ
モリＡ〜Ｄ１０２〜１０５に供給される図２（ｃ）〜
（ｆ）の制御信号によりそれぞれのラインメモリに映像
信号を書き込む。図２（ｂ）に示す映像信号のうち、デ
ータ１はラインメモリＡ１０２に、データ２はラインメ
モリＢ１０３に、データ３はラインメモリＣ１０４に順
番に書き込まれ、以下制御信号ＷＥＡ〜ＷＥＤに従って
ラインメモリＡ〜Ｄに順番に書き込まれる。例えば、デ
ータ２〜４が入力された時、ラインメモリＡ１０２を制
御しているＷＥＡは図２（ｃ）に示すように非アクティ
ブのため、このデータはラインメモリＡ１０２には書き
込まれない。ラインメモリＡ１０２に次に書き込まれる
のは図２（ｃ）のＷＥＡがアクティブになるデータ５の
ときである。図１に示すように、読み出し側の制御信号
ＲＥはラインメモリＡ〜Ｄまで共通で常にＨｉｇｈ（図
２（ｇ）のため、出力側はラインメモリを制御している
読み出しクロックＲＣＫ、読み出し水平同期信号ＲＨＤ
に従って常にデータが出力される。このとき、ＲＨＤ、
ＲＣＫは書き込み側の制御信号ＷＨＤ、ＷＣＫに同期し
た２倍の周波数で制御されているため、ラインメモリか
ら出力されるデータも図２（ｉ）〜（ｌ）に示すように
２倍の周波数で出力される。さらに、例えばラインメモ
リＡ１０２の場合、入力データが２〜４のときは、図２
（ｃ）のＷＥＡが非アクティブのためラインメモリＡに
はデータが書き込まれないが、ＲＥは常にアクティブの
ため、次にラインメモリＡにデータ５が書き込まれるま
での間、図２（ｉ）に示すように２倍の周波数のデータ
１が出力され続ける。ラインメモリＢ１０３についても
同様に、データ２が書き込まれてから次にデータ６が書
き込まれるまでの間、２倍の周波数のデータ２が出力さ
れる。このように、ラインメモリＡ〜Ｄは次のデータが
書き込まれるまで、既に書き込まれているデータを入力
側の周波数に対し２倍の周波数で出力されるため、同じ
信号を８回出力することになる。

【００３４】このとき、ラインメモリＡ〜Ｄから出力さ
れる信号は図２（ｉ）〜（ｌ）に示すように※１ではラ
インメモリＡ〜Ｄの順でデータ１、データ２、データ
３、データ４と図２（ｂ）の入力された順番に並んでい
るが、※２ではデータ５、データ２、データ３、データ
４に、※３ではデータ５、データ６、データ３、データ
４に、※４ではデータ５、データ６、データ７、データ
４と、※２〜４では入力された信号の順番に並んでいな
い。そこで、並べ替え回路１０７では、並べ替え制御回
路１１３からの制御信号「ｓｅｌｓｉｇ」（図２
（ｍ））により、常に図１のＥ点からＨ点の順番に、入
力された信号の順番に従ってデータが出力されるように
並べ替える。この並べ替え回路１０７の出力が図２の
（ｎ）〜（ｑ）であり、図２の※５では※１と同じデー
タの並びが出力され、※６では※２のデータの順番が変
更されて出力され、※７では※３のデータの順番が変更
されて出力され、※８では※４のデータの順番が変更さ
れて出力される。このように、並べ替え回路１０７の出
力では、図２（ｎ）〜（ｑ）に示すように、Ｅ点からＨ
点の順番で図２（ｂ）に示すように入力された順番で、
出力されるため、補間作成される補間ラインより２ライ
ン上下に離れている信号Ｅ点およびＨ点から出力される
信号を演算器１０８で演算し、補間ラインより１ライン
上下の信号Ｆ点およびＧ点から出力される信号を演算器
１０９で演算し、この２つの演算結果を加算することで
補間信号を作成する。さらに、並べ替え回路１０７から
出力されるＦ点は常に補間ラインの１ライン上の信号と
なっているため、この信号を遅延回路１１１で演算器１
０８、１０９および加算器１１０により作成される補間
信号と位相が一致するよう遅延させ、並べ替え制御回路
１１３からの出力「ｓｗ」（図２（ｒ））に従って、切
換え回路１１２より補間ラインの１ライン上の信号と補
間ラインの信号を切換えて出力端子１１４に出力する。

【００３５】このときの画面上でのライン関係を示した
ものが図８であり、図８（ａ）は図２（ｂ）に示す信号
時のライン関係を示したもので、図８（ｂ）は図２
（ｓ）に示す信号時のライン関係を示したものである。
図８（ｂ）に示すように、図８（ａ）に入力された信号
とそれらより作成された補間信号とが交互に出力される
ことになる。

【００３６】図４はラインメモリＡ〜Ｄを制御するライ
ンメモリ制御回路１０６のうち書き込み制御する部分に
ついての一例を示したものであり、入力端子４００から
入力される水平同期信号ＷＨＤ（図５（ａ））をフリッ
プフロップ４０１で分周（図５（ｂ））したものと、フ
リップフロップ４０１で分周したものをフリップフロッ
プ４０２でさらに分周（図５（ｃ））したものを４０３
でＡＮＤし、ラインメモリＡを制御するＷＥＡ（図５
（ｄ））を作成する。フリップフロップ４０４では水平
同期信号ＷＨＤ毎にＷＥＡをシフトし、ラインメモリＢ
を制御するＷＥＢ（図５（ｅ））を作成する。同様にフ
リップフロップ４０５、４０６では水平同期信号ＷＨＤ
毎に入力端子に入力される信号をシフトし、ラインメモ
リＣおよびＤを制御するＷＥＣ（図５（ｆ））およびＷ
ＥＤ（図５（ｇ））を作成する。

【００３７】さらに図６は並べ替え回路１０７および切
換え回路１１２を制御する並べ替え制御回路１１３の一
例を示したものであり、入力端子６００から入力される
水平同期信号ＷＨＤ（図７（ａ））をフリップフロップ
６０２で分周（図７（ｂ））したものと、フリップフロ
ップ６０２で分周したものをフリップフロップ６０３で
さらに分周（図７（ｃ））したものそれぞれを入力端子
６０１から入力される水平同期信号ＷＨＤの２倍の周波
数の水平同期信号ＲＨＤによりフリップフロップ６０４
および６０５にてシフトし、並べ替え回路１０７の制御
信号（図７（ｅ）、（ｆ））を作成している。また、入
力端子６０１から入力される水平同期信号ＲＨＤをフリ
ップフロップ６０６にて分周して切換え回路１１２の制
御信号（図７（ｇ））を作成している。ここで、並べ替
え回路１０７の制御信号「ｓｉｇｓｅｌ」を図７
（ａ）、（ｂ）に対し、入力端子６０１から入力される
水平同期信号ＲＨＤ分シフトしているのは、ラインメモ
リＡ〜Ｄから出力される入力に対し２倍の周波数に変換
された出力は、図２の（ａ）と図２（ｉ）の関係で示す
ように、入力に対し水平同期信号ＲＨＤ分遅れて出力さ
れるためで、この位相を合わせるために水平同期信号Ｒ
ＨＤ分シフトして「ｓｉｇｓｅｌ」を作成している。

【００３８】このように、実施の形態１によれば、ライ
ンメモリを用いてインターレース信号をプログレッシブ
信号に変換する場合に、ラインメモリ制御回路でそれぞ
れのラインメモリの書き込みを制御し、かつ並べ替え回
路でラインメモリから出力される信号を並べ替えて処理
することで、従来のように１ラインディレイさせるため
のメモリと、入出力の周波数を変換するためのメモリを
別々に用意することなく、１ラインディレイおよび入出
力の周波数変換を兼用したメモリ構成とすることができ
るため、メモリ容量の削減が可能となる。

【００３９】（実施の形態２）次に実施の形態２におけ
る画像処理装置について、図２および図９〜１１を用い
説明する。図９は実施の形態２の画像処理装置のブロッ
ク図を示したもので、図１に示した実施の形態１の各部
に対応する部分には同一符号を付し、その説明を省略す
る。

【００４０】図９において、９０１〜９０４は書き込み
アドレス、読み出しアドレスを持ったラインメモリ、９
０５はラインメモリＡ〜Ｄ９０１〜９０４を制御するラ
インメモリ制御回路である。

【００４１】また、図１０はラインメモリ制御回路９０
５においてラインメモリＡ〜Ｄを制御する制御信号につ
いて示したブロック図であり、１０１０は水平同期信号
ＷＨＤの入力端子、１０００は水平同期信号ＷＨＤの２
倍の周波数の水平同期信号ＲＨＤ、１００１はラインメ
モリＡ〜Ｄのメモリを選択する制御信号を発生するメモ
リ選択信号発生回路、１００２はラインメモリの書き込
みアドレスおよび読み出しアドレスを発生するアドレス
発生回路、１００３はメモリ選択信号発生回路１００１
およびアドレス発生回路１００２の出力によりラインメ
モリＡ〜Ｄそれぞれの書き込みアドレス信号ＷＡＡ〜Ｗ
ＡＤを発生する制御信号出力回路である。

【００４２】また、図１１は動作波形図であり、（ａ）
は水平同期信号ＷＨＤを、（ｂ）〜（ｅ）はメモリ選択
信号発生回路１００１の出力（図１０Ｉ点）を、（ｆ）
はアドレス発生回路１００２から出力される書き込みア
ドレス信号（図１０Ｊ点）を、（ｇ）〜（ｊ）はライン
メモリＡ〜Ｄの書き込みアドレスをそれぞれ制御するア
ドレス制御波形ＷＡＡ〜ＷＡＤを、（ｋ）は水平同期信
号ＷＨＤの２倍の周波数の水平同期信号ＲＨＤを、
（ｌ）はアドレス発生回路１００２から出力される読み
出しアドレス信号（端子１００４）を示している。

【００４３】以上のような構成を有する、本発明の実施
の形態２による画像処理装置について、以下その動作を
説明する。

【００４４】まず、入力端子１００に入力される映像信
号は、ラインメモリＡ〜Ｄ９０１〜９０４に供給される
書き込みアドレス制御信号ＷＡＡ〜ＷＡＤによりそれぞ
れのラインメモリに映像信号を書き込む。このとき、実
施の形態１と同様、ラインメモリＡ９０１に書き込まれ
るのはＷＡＡでアドレスが発生しているとき（図１１
（ｇ））で、それ以外はアドレスが０のままのため、ラ
インメモリＡには書き込まれない。同様にラインメモリ
Ｂ〜Ｄにはそれぞれ書き込みアドレスＷＡＢ〜ＷＡＤが
発生している間データが書き込まれるが、それ以外のと
きは書き込まれない。

【００４５】読み出し側の制御は、読み出しアドレス信
号ＲＡがラインメモリＡ〜Ｄまで共通に接続され常にア
ドレスが供給されているため、出力側はラインメモリを
制御している読み出しクロックＲＣＫ、読み出しアドレ
スＲＡに従って常にデータが出力される。このとき、Ｒ
Ａ、ＲＣＫは書き込み側の制御信号ＷＨＤ、ＷＣＫに同
期した２倍の周波数で制御されているため、ラインメモ
リから出力されるデータも実施の形態１と同様２倍の周
波数で出力される。さらに、出力されるデータは実施の
形態１と同様に、ラインメモリＡ〜Ｄは次のデータが書
き込まれるまで、既に書き込まれているデータを読み出
しアドレスに従って読み出すため、同じ信号を８回出力
することになる（このときの図９Ａ点〜Ｄ点の波形は図
２（ｉ）〜（ｌ）の波形と同様）。

【００４６】このラインメモリＡ〜Ｄより出力されるデ
ータを、並べ替え回路１０７では、並べ替え制御回路１
１３からの制御信号「ｓｅｌｓｉｇ」により、常に図９
のＥ点からＨ点の順番に入力された信号の順番に従って
データが出力されるように並べ替える（このときの図９
Ｅ点〜Ｈ点の波形は図２（ｎ）〜（ｑ）の波形と同
様）。この並べ替え回路１０７の出力を、補間作成され
る補間ラインより２ライン上下に離れている信号Ｅ点お
よびＨ点から出力される信号を演算器１０８で演算し、
補間ラインより１ライン上下の信号Ｆ点およびＧ点から
出力される信号を演算器１０９で演算し、この２つの演
算結果を加算することで補間信号を作成する。さらに、
並べ替え回路１０７から出力されるＦ点は常に補間ライ
ンの１ライン上の信号となっているため、この信号を遅
延回路１１１で演算器１０８、１０９および加算器１１
０により作成される補間信号と位相が一致するよう遅延
させ、並べ替え制御回路１１３からの出力「ｓｗ」に従
って、切換え回路１１２より補間ラインの１ライン上の
信号と補間ラインの信号を切換えて出力端子１１４に出
力する（この出力波形は図２（ｓ）と同様）。

【００４７】このラインメモリＡ〜Ｄを制御する書き込
みアドレスは図１０に示す構成からなるラインメモリ制
御回路で発生されており、図１０に示すアドレス発生回
路１００２では入力端子１０１から入力される水平同期
信号ＷＨＤと入力端子１１５から入力される書き込みク
ロックＷＣＫより、ラインメモリの書き込み制御するた
めの書き込みアドレスを発生し（図１１（ｆ）、さらに
入力端子１１６から入力される読み出しクロックＲＣＫ
と入力端子１０００から入力される水平同期信号ＷＨＤ
の２倍の周波数である読み出し水平同期信号ＲＨＤより
ラインメモリから読み出し制御するための読み出しアド
レスを発生している（図１１（ｌ））。またメモリ選択
信号発生回路１００１では、水平同期信号ＷＨＤよりラ
インメモリＡ〜Ｄを順番に制御するための制御信号を発
生しており（図１１（ｂ）〜（ｅ））、これらアドレス
発生回路１００２とメモリ選択信号発生回路１００１の
出力をもとに制御信号出力回路１００３では、図１１
（ｇ）〜（ｊ）に示すラインメモリの書き込みアドレス
を制御する制御信号ＷＡＡ〜ＷＡＤを発生している。

【００４８】この書き込み側を制御しているアドレス制
御信号により、実施の形態１と同様のラインメモリへの
分割した書き込みを実現している。

【００４９】以上のように、本実施の形態によれば、ア
ドレス信号により書き込みおよび読み出し制御を行い、
かつ並べ替え回路でラインメモリから出力される信号を
並べ替えて処理することで、従来のように１ラインディ
レイさせるためのメモリと、入出力の周波数を変換する
ためのメモリを別々に用意することなく、１ラインディ
レイおよび入出力の周波数変換を兼用したメモリ構成と
することができるため、メモリ容量の削減が可能とな
る。

【００５０】（実施の形態３）次に、実施の形態３にお
ける画像処理装置について図１２〜１４を用い説明す
る。図１２は実施の形態３の画像処理装置のブロック図
を示したもので、図１に示した実施の形態１の各部に対
応する部分には同一符号を付し、その説明を省略する。

【００５１】図１２において、１２０３はメモリＡ〜Ｃ
の出力を切換えて出力端子１１４に出力する切換え回
路、１２０４は水平同期信号よりメモリＡ〜Ｃを制御す
るための制御信号を出力するメモリ制御回路、１２０５
はメモリＡ〜Ｃの出力を切換えるための切換え回路１２
０３を制御する制御信号を出力する切換え制御回路であ
る。

【００５２】また、図１３は動作波形図であり、（ａ）
は水平同期信号ＷＨＤを、（ｂ）は入力端子１００に入
力される映像信号を、（ｃ）〜（ｅ）はメモリＡ〜Ｃの
書き込みを制御する制御信号ＷＥＡ〜ＷＥＣを、（ｆ）
は水平同期信号ＷＨＤの２倍の周波数の水平同期信号Ｒ
ＨＤを、（ｇ）〜（ｉ）はメモリＡ〜Ｃの読み出しを制
御する制御信号ＲＥＡ〜ＲＥＣを、（ｊ）はメモリＡか
ら出力される出力信号（図１２Ａ点）を、（ｋ）はメモ
リＢから出力される出力信号（図１２Ｂ点）を、（ｌ）
はメモリＣから出力される出力信号（図１２Ｃ点）を、
（ｍ）は切換え制御回路１２０５から出力される切換え
回路１２０３を制御する制御信号を、（ｎ）は切換え回
路１２０３から出力される出力信号を示している。

【００５３】また、図１４は、ＮＴＳＣデジタル映像信
号規格とブランキング期間の関係を示したものである。

【００５４】以上のように構成した、本発明の実施の形
態３による画像処理装置について、以下その動作を説明
する。

【００５５】図１４に示したＮＴＳＣ規格の場合、トー
タルの画素は８５８画素であるが、実際に画面に表示さ
れる部分は有効画素領域の７２０画素であり、それ以外
のブランキング部分１３８画素部分は通常時画面に表示
されないため不要なデータである。ＦＰＧＡ等で周波数
変換の為にメモリを構成した場合、２の階乗分のメモリ
が構成されるため、メモリ構成としては２５６画素、５
１２画素、１０２４画素の構成からメモリを選択しなく
てはならなく、ＮＴＳＣやＰＡＬでは１０２４画素のメ
モリを選択しなければならない。さらに２５６画素分の
メモリを３個直列に接続すればトータル画素としては７
６８となり、有効画素領域以上のためメモリに保持でき
ることになるが、直列に接続した場合には、書き込みと
読み出しで同じ周波数での駆動しか出来ず、インターレ
ース信号をプログレッシブ信号に変換する場合に入力に
対し２倍の周波数で読み出さなければならないような場
合には直列接続できないため、結局１０２４画素のメモ
リで構成することとなる。

【００５６】本実施の形態による画像処理装置は、この
ような点を改善するためのもので、メモリ制御回路１２
０４では、入力端子１０１より入力される水平同期信号
ＷＨＤの立上りより、有効画素領域がメモリに保持でき
るようメモリへの制御信号の制御タイミングを１００画
素後に調整し（水平同期信号の始まりから有効画素領域
までは１２２画素のため、余裕を含んで１００画素とす
る）、図１３（ｃ）に示すようにメモリＡ１２００にデ
ータを書き込むための２５６画素分の書き込み信号ＷＥ
Ａを出力する。次にＷＥＡの立下りと同時にメモリＢ１
２０１にデータを書き込むための２５６画素分の書き込
み信号ＷＥＢを出力する（図１３（ｄ））。さらにＷＥ
Ｂの立下りと同時にメモリＣ１２０２にデータを書き込
むための２５６画素分の書き込み制御信号ＷＥＣを出力
する（図１３（ｅ））。これにより、入力端子１００か
ら入力される映像信号のうち有効画素領域７２０画素を
含む７６８画素がメモリＡ〜Ｃに分割されて保持され
る。

【００５７】さらに、読み出し側の制御としては、入力
端子１０１より入力される水平同期信号ＷＨＤの２倍の
周波数の水平同期信号ＲＨＤの立上りよりΔＴ画素後、
図１３（ｇ）に示すようにメモリＡ１２００にデータを
読み出すための２５６画素分の読み出し信号ＲＥＡを出
力する。次にＲＥＡの立下りと同時にメモリＢ１２０１
にデータを読み出すための２５６画素分の読み出し信号
ＲＥＢを出力する（図１３（ｈ））。さらにＲＥＢの立
下りと同時にメモリＣ１２０２にデータを読み出すため
の２５６画素分の読み出し信号ＲＥＣを出力する（図１
３（ｉ））。このメモリＡ〜Ｃへの読み出し信号ＲＥＡ
〜ＲＥＣにより、図１２のＡ点〜Ｃ点には、図１３
（ｊ）〜（ｌ）に示す信号が出力される。ここで、
（ｊ）〜（ｌ）に付与した番号０〜３は、図１３（ｂ）
に示す入力信号に付与した番号が出力される場所を示し
ている。

【００５８】よって、このメモリＡ〜Ｃより出力される
分割された２倍の周波数に変換された信号を切換え制御
回路１２０５から出力される制御信号「ｓｗ」（図１３
（ｍ））により、制御信号「ｓｗ」が０の時はＧＮＤレ
ベルの信号を、「ｓｗ」が１のときはメモリＡの出力
を、「ｓｗ」が２のときはメモリＢの出力を、「ｓｗ」
が３のときはメモリＣの出力を選択して、切換え回路１
２０３に出力することで、図１３（ｎ）に示すように出
力端子１１４には、有効画素領域７２０画素を含む７６
８画素分の信号が２倍の周波数で出力される。この出力
を画面に表示した場合を示したのが、図１５で（ａ）が
図１３（ｂ）の信号を画面に表示した場合、（ｂ）が図
１３（ｎ）を画面に表示した場合を示している。図１５
（ｂ）に示すように２５６画素のメモリを３個用いた場
合、水平トータル８５８画素に対し、保持できる画素数
は７６８画素であるが、表示する画面は７２０画素分で
あり十分表示できる。

【００５９】以上のように、本実施の形態によれば、有
効画素領域よりも小さなメモリを並列接続し、メモリへ
の書き込みおよび読み出しを制御することで、ＦＰＧＡ
等で入出力周波数を変換するメモリを構成する場合で
も、２の階乗のメモリ以外で構成することが出来、有効
画素部分のみを正確にメモリに保持させ周波数変換を行
うことが出来るため、水平トータル画素すべてをメモリ
に保持するメモリ構成に対し、メモリ容量の削減が可能
となる。

【００６０】（実施の形態４）次に、実施の形態４にお
ける画像処理装置について図１６〜１８を用い説明す
る。図１６は実施の形態４の画像処理装置のブロック図
を示したもので、図１に示した実施の形態１および図１
２に示す実施の形態３の各部に対応する部分には同一符
号を付し、その説明を省略する。

【００６１】図１６において、１６００は水平同期信号
および書き込みクロックより入力信号を判別する入力信
号判別回路、１６０１は入力信号判別回路１６００の出
力に基づきメモリＡ〜Ｃを制御するための位相調整され
た制御信号を出力するメモリ制御回路である。

【００６２】また、図１７は動作波形図であり、（ａ）
は水平同期信号ＷＨＤを、（ｂ）〜（ｄ）はメモリＡ〜
Ｃの書き込みを制御する制御信号ＷＥＡ〜ＷＥＣを、
（ｅ）は水平同期信号ＷＨＤの２倍の周波数の水平同期
信号ＲＨＤを、（ｆ）〜（ｈ）はメモリＡ〜Ｃの読み出
しを制御する制御信号ＲＥＡ〜ＲＥＣを示している。

【００６３】また、図１８は、図１４に示した規格を含
むＮＴＳＣおよびＰＡＬのデジタル映像信号規格とブラ
ンキング期間の関係を示したものである。

【００６４】以上のように構成した、本発明の実施の形
態４による画像処理装置について、以下その動作を説明
する。

【００６５】図１８に示すようにＮＴＳＣおよびＰＡＬ
のデジタル映像信号規格には数種類の規格があり、トー
タルの画素は一番多い場合９４４画素である。しかし実
際に画面に表示される部分は有効画素領域の７６８画素
であり、それ以外のブランキング部分１７６画素部分は
通常時画面に表示されないため不要なデータである。こ
のように有効画素は最大でも７６８画素であるため実施
の形態３で説明した画像処理装置でＮＴＳＣおよびＰＡ
Ｌの規格すべてに対して有効画素部分をメモリに保持
し、入出力の周波数を変換できる。

【００６６】本実施の形態による画像処理装置は、ＮＴ
ＳＣおよびＰＡＬのすべての規格に対応するためのもの
で、入力信号判別回路１６００は、入力端子１０１より
入力される水平同期信号ＷＨＤと入力端子１１５より入
力される書き込みクロックより、トータルの画素数を検
出し、これより入力されている規格を判別し、判別信号
をメモリ制御回路１６０１に出力する。メモリ制御回路
１６０１では有効画素領域がメモリに保持できるようメ
モリへの制御信号の制御タイミングをΔＴ画素後に調整
し、図１７（ｂ）に示すようにメモリＡ１２００にデー
タを書き込むための２５６画素分の書き込み信号ＷＥＡ
を出力する。ここで、例として一番トータル画素が多い
ＰＡＬｓｑｕａｒｅｐｉｘｅｌ規格の場合について説
明すると、図１８に示すように水平同期信号から有効画
素領域の始まりまでの値は水平同期のバックポーチと等
しく、この値が１４２画素であるため、ΔＴが１４２画
素に設定される。このように入力信号を判別し、その判
別に従って図１８の水平同期バックポーチの値をΔＴに
設定してやれば良い。

【００６７】そしてメモリＢ１２０１にデータを書き込
むための２５６画素分の書き込み信号ＷＥＢはＷＥＡの
立下りを基準に制御パルスを出力するため、ΔＴが変化
するとＷＥＢの制御パルスのタイミングもこれに合わせ
て変化する（図１７（ｃ））。さらにメモリＣ１２０２
にデータを書き込むための２５６画素分の書き込み制御
信号ＷＥＣもＷＥＢの立下りを基準に制御パルスを出力
するため、ΔＴが変化するとＷＥＣの制御パルスのタイ
ミングもこれに合わせて変化する（図１３（ｄ））。こ
れにより、入力端子１００から入力される映像信号のう
ち有効画素領域７６８画素（ＰＡＬｓｑｕａｒｅｐｉ
ｘｅｌ規格）がメモリＡ〜Ｃに分割されて保持される。

【００６８】さらに、読み出し側の制御としては、入力
端子１０１より入力される水平同期信号ＷＨＤの２倍の
周波数の水平同期信号ＲＨＤの立上りよりΔＴ画素後、
図１７（ｆ）に示すようにメモリＡ１２００にデータを
読み出すための２５６画素分の読み出し信号ＲＥＡを出
力する。次にＲＥＡの立下りと同時にメモリＢ１２０１
にデータを読み出すための２５６画素分の読み出し信号
ＲＥＢを出力する（図１７（ｇ））。さらにＲＥＢの立
下りと同時にメモリＣ１２０２にデータを読み出すため
の２５６画素分の読み出し信号ＲＥＣを出力する（図１
７（ｈ））。ＲＥＢはＲＥＡの立下りを基準に、ＲＥＣ
はＲＥＢの立下りを基準に制御パルスを発生しているた
め、ＲＥＡの立上りを制御しているΔＴが変化すると、
それに合わせてＲＥＢ、ＲＥＣの位相も制御され、これ
によりメモリに保持されている有効画素７６８画素がメ
モリより出力される。

【００６９】以上のように、本実施の形態によれば、有
効画素領域よりも小さなメモリを並列接続し、入力され
る方式を判別し、メモリへの書き込みおよび読み出しの
制御タイミングの開始位置を調整することで、色々な規
格の信号が入力された場合でも有効画素部分のみを正確
にメモリに保持させ周波数変換を行うことが出来るた
め、水平トータル画素すべてをメモリに保持するメモリ
構成に対し、メモリ容量の削減が可能となる。

【００７０】（実施の形態５）次に、実施の形態５にお
ける画像処理装置について図１９〜２０を用い説明す
る。図１９は実施の形態５の画像処理装置のブロック図
を示したもので、図１に示した実施の形態１および図１
２に示す実施の形態３の各部に対応する部分および図１
２に示した実施の形態３の各部に対応する部分には同一
符号を付し、その説明を省略する。

【００７１】図１９において、１９００はユーザ設定情
報入力端子、１９０１はユーザ設定情報に従って、書き
込みクロック単位で入力端子１０１より入力される水平
同期信号を遅延させる遅延制御回路である。

【００７２】また、図２０は動作波形図であり、（ａ）
は水平同期信号ＷＨＤを、（ｂ）は遅延制御回路１９０
１より出力される制御信号を、（ｃ）〜（ｅ）はメモリ
Ａ〜Ｃの書き込みを制御する制御信号ＷＥＡ〜ＷＥＣ
を、（ｆ）は水平同期信号ＷＨＤの２倍の周波数の水平
同期信号ＲＨＤを、（ｇ）〜（ｉ）はメモリＡ〜Ｃの読
み出しを制御する制御信号ＲＥＡ〜ＲＥＣを示してい
る。

【００７３】以上のように構成した、本発明の実施の形
態５による画像処理装置について、以下その動作を説明
する。

【００７４】実施の形態３および実施の形態４で示した
画像処理装置の場合、業務用モニタで必要となる同期部
分を画面表示し、同期部分を確認する場合等には、メモ
リに保持されているデータは有効画素領域だけ、または
それより若干多めの部分のみのため、同期部分を表示で
きないことになる。

【００７５】本実施の形態による画像処理装置は、この
ような点を改善するためのもので、例えば業務用途で使
用される同期部分を画面に表示する場合、ユーザが同期
部分表示を選択したことをユーザ設定情報端子１９００
より遅延制御回路１９０１に入力し、遅延制御回路１９
０１では、同期部分がメモリに保持できる分αだけ、水
平同期信号ＷＨＤを基準に入力端子１１５から入力され
る書き込みクロックＷＣＫを用い水平同期を遅延した信
号を発生し、メモリ制御回路１２０４に出力する（図２
０（ｂ））。メモリ制御回路１２０４では、入力された
遅延された水平同期信号をもとに、メモリへの書き込み
制御信号ＷＥＡ〜ＷＥＣ（図２０（ｃ）〜（ｅ））およ
び読み出し制御信号ＲＥＡ〜ＲＥＣを発生する（図２０
（ｇ）〜（ｉ））。これにより、同期部分を含む信号が
メモリに保持され、この部分を２倍の周波数で読み出す
ことで画面上に同期部分を含む画像を表示することが出
来る。

【００７６】以上のように、本実施の形態によれば、有
効画素領域よりも小さなメモリを並列接続し、有効画素
部分のみまたはそれより若干多めをメモリに保持させ、
周波数変換を行うよう構成した画像処理装置の場合で
も、同期部分を画面に表示する必要が発生した場合に
は、書き込みおよび読み出し位置を変更することで、同
期部分を含んだ信号部分をメモリに保持することができ
るため、メモリ容量を削減した場合でも問題無く同期部
分の確認が可能となる。

【００７７】なお、実施の形態３ではＷＥ、ＲＥ信号を
制御してメモリの書き込みおよび読み出しを制御した
が、実施の形態２と同様書き込みおよび読み出しのアド
レスを制御することで同様の効果が得られることは言う
までもない。

【００７８】また、実施の形態１および実施の形態３を
組み合わせたり、実施の形態２および実施の形態３を組
み合わせることでさらにメモリ容量を削減できることは
言うまでもない。

【００７９】さらに、上記組み合わせで実施の形態３の
代わりに実施の形態４を使用することも可能であること
は言うまでもない。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
インターレース信号をプログレッシブ信号に変換する際
のメモリ個数を補間ライン数と同じ個数で構成すること
でメモリ容量を低減できる。また、例えばＮＴＳＣをプ
ログレッシブ信号に変換する際、有効画素部分のみメモ
リに保持し２倍の周波数に変換するメモリ構成を実現す
ることで、メモリ容量を削減でき、さらには有効画素
部分のみ保持するメモリ構成とし、メモリ容量を削減し
た場合でも、同期部分を画面に表示できるため、その実
用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の実施の形態１における画像処理装置の
ブロック図

【図２】本発明の実施の形態１における画像処理装置の
動作波形図

【図３】本発明の実施の形態１における画像処理装置の
制御信号と入出力の関係を示した図

【図４】本発明の実施の形態１における画像処理装置の
ラインメモリ制御回路の一例を示したブロック図

【図５】本発明の実施の形態１における画像処理装置の
ラインメモリ制御回路の動作波形を示した図

【図６】本発明の実施の形態１における画像処理装置の
並べ替え回路の一例を示したブロック図

【図７】本発明の実施の形態１における画像処理装置の
並べ替え回路の動作波形を示した図

【図８】本発明の実施の形態１における画像処理装置の
画面模式図

【図９】本発明の実施の形態２における画像処理装置の
ブロック図

【図１０】本発明の実施の形態２における画像処理装置
のラインメモリ制御回路の一例を示した図

【図１１】本発明の実施の形態２における画像処理装置
の動作波形図

【図１２】本発明の実施の形態３における画像処理装置
のブロック図

【図１３】本発明の実施の形態３における画像処理装置
の動作波形図

【図１４】本発明の実施の形態３における画像処理装置
の信号規格を示した図

【図１５】本発明の実施の形態３における画像処理装置
の画面模式図

【図１６】本発明の実施の形態４における画像処理装置
のブロック図

【図１７】本発明の実施の形態４における画像処理装置
の動作波形図

【図１８】本発明の実施の形態４における画像処理装置
の信号規格を示した図

【図１９】本発明の実施の形態５における画像処理装置
のブロック図

【図２０】本発明の実施の形態５における画像処理装置
の動作波形図

【図２１】従来の画像処理装置の平均値補間のブロック
図

【図２２】従来の画像処理装置における４ライン補間の
ブロック図

【図２３】従来の画像処理装置における４ライン補間時
の動作波形図

【符号の説明】

１００映像信号入力端子１０１、４００水平同期信号入力端子１０２、１０３、１０４、１０５、９０１、９０２、９
０３、９０４ラインメモリ１０６、９０５ラインメモリ制御回路１０７並べ替え回路１０８、１０９演算器１１０加算器１１１遅延回路１１２、１２０３切換え回路１１３並べ替え制御回路１１４映像出力端子１１５書き込みクロック入力端子１１６読み出しクロック入力端子４０１、４０２、４０４、４０５、４０６、６０２、６
０３、６０４、６０５、６０６フリップフロップ４０３ＡＮＤ回路４０７、４０８、４０９、４１０、１００５、１００
６、１００７、１００８メモリ制御信号出力端子６０７、６０８並べ替え制御信号出力端子６０９切換え制御信号出力端子１０００リード用水平同期信号入力端子１００１メモリ選択信号発生回路１００２アドレス発生回路１００３制御信号出力回路１２００、１２０１、１２０２メモリ１２０４、１６０１メモリ制御回路１２０５切換え制御回路１６００入力信号判別回路１９００ユーザ設定情報入力端子

フロントページの続き (72)発明者小笠原勝一大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5C063 AA01 BA04 BA09 CA01 CA05 DB09

Claims

【特許請求の範囲】

【請求項１】映像信号が入力される入力端子と、映像
信号を保持するラインメモリと、前記ラインメモリから
出力される映像信号の順番を並べ替える並べ替え手段
と、前記並べ替え手段からの出力を演算する演算手段
と、前記演算手段の出力を加算する加算手段と、前記並
べ替え手段からの出力を遅延させる遅延手段と、前記加
算手段からの出力と前記遅延手段からの出力を切換える
切換え手段と、水平同期信号が入力される入力端子と、
書き込みクロックが入力される入力端子と、読み出しク
ロックが入力される入力端子と、前記映像信号入力端子
に入力される映像信号を前記ラインメモリに順番に書き
込むために前記ラインメモリのイネーブル端子を制御す
るための制御信号を出力するラインメモリ制御手段と、
前記ラインメモリの出力を並べ替えて入力側と同じ順番
にするための制御信号を前記並べ替え手段に出力し、か
つ前記切換え手段を制御する制御信号を出力する並べ替
え制御手段とを少なくとも備えたことを特徴とする画像
処理装置。
【請求項２】前記ラインメモリ制御手段は、前記映像
信号入力端子に入力される映像信号を前記ラインメモリ
に順番に書き込むために前記ラインメモリのアドレス端
子を制御するための制御信号を出力することを特徴とす
る請求項１に記載の画像処理装置。
【請求項３】映像信号が入力される入力端子と、映像
信号を保持し入出力での周波数を変換する水平有効画素
数よりも容量の小さなメモリと、前記メモリから出力さ
れる映像信号を切換える切換え手段と、水平同期信号が
入力される入力端子と、書き込みクロックが入力される
入力端子と、読み出しクロックが入力される入力端子
と、前記メモリを制御するメモリ制御手段と、前記切換
え手段を制御する切換え制御手段とを少なくとも備えた
ことを特徴とする画像処理装置。
【請求項４】映像信号が入力される入力端子と、映像
信号を保持し入出力での周波数を変換する水平有効画素
数よりも容量の小さなメモリと、前記メモリから出力さ
れる映像信号を切換える切換え手段と、水平同期信号が
入力される入力端子と、書き込みクロックが入力される
入力端子と、読み出しクロックが入力される入力端子
と、前記メモリを制御するメモリ制御手段と、前記メモ
リ制御手段を制御する入力信号判別手段と、前記切換え
手段を制御する切換え制御手段とを少なくとも備えたこ
とを特徴とする画像処理装置。
【請求項５】映像信号が入力される入力端子と、映像
信号を保持し入出力での周波数を変換する水平有効画素
数よりも容量の小さなメモリと、前記メモリから出力さ
れる映像信号を切換える切換え手段と、水平同期信号が
入力される入力端子と、書き込みクロックが入力される
入力端子と、読み出しクロックが入力される入力端子
と、ユーザの設定情報が入力されるユーザ情報入力端子
と、前記ユーザ情報入力端子からの情報により前記水平
同期信号を遅延させる遅延制御手段と、前記メモリを制
御するメモリ制御手段と、前記メモリ制御手段を制御す
る入力信号判別手段と、前記切換え手段を制御する切換
え制御手段とを少なくとも備えたことを特徴とする画像
処理装置。
【請求項６】前記メモリ制御手段は、水平有効画素信
号を複数の前記メモリに分割して保持するための書き込
み制御信号を出力し、かつ複数に分割され保持された水
平有効画素信号を入力とは異なる周波数で読み出すため
の制御信号を出力し、前記切換え制御手段は、複数の前
記メモリから出力される信号を選択して入力とは異なる
周波数で入力と同じ信号の順番に並べるための制御信号
を出力することを特徴とする請求項３から５のいずれか
に記載の画像処理装置。
【請求項７】前記入力信号判別手段は、水平同期信号
と書き込みクロックより信号フォーマットを判別し前記
メモリ制御手段に出力し、前記メモリ制御手段は前記入
力信号判別手段の出力により、複数の前記メモリへの書
き込みおよび読み出しタイミングを制御することを特徴
とする請求項５に記載の画像処理装置。
【請求項８】前記遅延制御手段は、前記ユーザ情報入
力端子の情報により、同期信号部分を画面に表示する必
要が発生した場合に、前記メモリに同期部分を含んだ映
像信号を保持し、入出力で周波数の異なる信号を出力で
きるよう前記水平同期信号入力端子から入力される水平
同期信号を遅延させることを特徴とする請求項６に記載
の画像処理装置。