WO2016063408A1 - 表示制御装置およびその制御方法 - Google Patents

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WO2016063408A1 PCT/JP2014/078312 JP2014078312W WO2016063408A1 WO 2016063408 A1 WO2016063408 A1 WO 2016063408A1 JP 2014078312 W JP2014078312 W JP 2014078312W WO 2016063408 A1 WO2016063408 A1 WO 2016063408A1
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output frame
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木村 辰夫
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Necディスプレイソリューションズ株式会社
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Definitions

  • the present invention relates to a display control device and a control method thereof.
  • the frame sequential method is a method in which a left-eye image and a right-eye image are alternately displayed so that the image is viewed three-dimensionally (see Patent Document 1 (Japanese Patent Laid-Open No. 2012-244426)).
  • a set of continuous left-eye video and right-eye video is recognized as a stereoscopic video. For example, when the video signal is 1080 / 60p, it is 120 Hz, which is twice 60 Hz (double speed).
  • the left-eye video and the right-eye video are alternately displayed for each frame.
  • the video signals are 1080 / 30p and 1080 / 24p
  • the left-eye video and the right-eye video are alternately displayed at 60 Hz and 48 Hz.
  • the frame drawing time is long, a phenomenon called crosstalk occurs in which the image for the other eye remains and appears when the image for the one eye is displayed. Therefore, when the video signals are 1080 / 30p and 1080 / 24p, the display is performed at 4 ⁇ speed and 5 ⁇ speed, respectively, and the left eye video and the right eye video are alternately displayed at 120 Hz, thereby generating crosstalk. Suppressed.
  • some video display apparatuses have a frame memory used for video processing such as scaling processing.
  • the input 3D video signal is separated into a left-eye video signal and a right-eye video signal, which are temporarily stored in a frame memory.
  • the frame-sequential method is realized by alternately reading and displaying the left-eye video signal and the right-eye video signal stored in the frame memory at a fixed timing.
  • video signal writing is performed at a timing (input synchronization timing) synchronized with an input synchronization signal (input vertical synchronization signal).
  • the video signal is read at a timing (output synchronization timing) synchronized with a synchronization signal (output vertical synchronization signal) generated from a fixed clock in the video display device. Therefore, the input synchronization timing and the output synchronization timing are asynchronous.
  • the input synchronization timing and the output synchronization timing are asynchronous, a phenomenon that the read address overtakes the write address (overtaking phenomenon) may occur.
  • the overtaking phenomenon occurs, the frame immediately before the display target frame is displayed after the overtaking phenomenon occurs.
  • the left-eye video and the right-eye video are alternately displayed, so if an overtaking phenomenon occurs, the order of reading out the video signal for the left-eye video and the video signal for the right-eye video is reversed. May end up.
  • an output vertical synchronization signal is generated based on an input vertical synchronization signal, and control is performed so as not to cause an overtaking phenomenon by adjusting the timing of writing and reading.
  • Such control is referred to as synchronous mode control.
  • a generation counter that generates an output vertical synchronization signal is reset by the input vertical synchronization signal.
  • a pulse signal is generated to generate an output vertical synchronization signal. In this way, the overtaking phenomenon can be prevented from occurring by adjusting the start timing of writing and reading.
  • the control for performing readout using the output vertical synchronization signal generated from the fixed clock in the video display device without resetting the output vertical synchronization signal with the input vertical synchronization signal is referred to as asynchronous mode control.
  • the video signal is output (frame sequential output) at a speed that is a predetermined multiple of the frame rate of the video signal.
  • a video signal is output at a five times higher frame rate.
  • one cycle of the input vertical synchronizing signal needs to be divided into five in order to increase the frame rate by five times.
  • an output vertical synchronization signal is generated using an input vertical synchronization signal, and one cycle of the input vertical synchronization signal is divided into five by specifying the number of output lines per frame.
  • the input video signal is 1080 / 24p
  • the frequency of the input horizontal synchronization signal is 27 KHz
  • the frequency of the input vertical synchronization signal is 23.976 Hz.
  • a general 1080 / 24p video signal (the number of dots in an effective video display area is 1920 dots in the horizontal direction and 1080 dots in the vertical direction) uses 74.25 MHz as an input dot clock.
  • the input dot clock is doubled to 148.5 MHz, and the video signal for the left-eye video during one frame period when the input dot clock is 74.25 MHz (the number of dots in the effective video display area is horizontal)
  • a right-eye video signal (the number of dots in a valid video display area is 1920 dots in the horizontal direction and 1080 dots in the vertical direction) is input.
  • frame horizontal output is performed at 1080 / 120p with an output horizontal total dot number of 2200 and an output dot clock of 297 MHz.
  • the dot clock is the reciprocal of the time corresponding to the period of one dot (one pixel) of the video signal.
  • the output horizontal total number of dots is the number of dots corresponding to one cycle of the horizontal synchronization signal (output horizontal synchronization signal) (the number of dots in one line).
  • FIG. 1A is a diagram showing an input vertical synchronization signal and an output vertical synchronization signal when five times the number of output lines per frame is smaller than the total number of output vertical lines.
  • the generation counter that generates the output vertical synchronization signal is reset for each period corresponding to the number of output lines per frame obtained by dividing the total number of output vertical lines by five. By doing so, it is possible to generate an output vertical synchronization signal obtained by dividing one cycle of the input vertical synchronization signal into five.
  • the generation counter is reset and the output vertical synchronization signal rises at time t1 when a time corresponding to reading of the video signal of the fifth frame has elapsed after reading of the video signal of the fourth frame.
  • the output vertical synchronization signal A rise occurs at time t2 when the input vertical synchronization signal rises after time t1.
  • a double pulse is generated in which the output vertical synchronization signal rises continuously. That is, one cycle of the input vertical synchronization signal is not divided into 5, but is divided into 6. Accordingly, it is necessary that five times the number of output lines per frame is equal to or greater than the number of output vertical lines.
  • the generation counter is reset every period corresponding to 1127 lines until the fourth frame, and the output vertical synchronization signal rises.
  • the number of lines in the fifth frame is 1122 or 1123, and a maximum difference of 5 lines occurs between frames. If there is a difference of 5 lines between frames, there is a problem in that the display video is shaken in the vertical direction and the display quality of the video is lowered.
  • the objective of this invention is providing the display control apparatus which can suppress the fall of the display quality of an image
  • the display control apparatus of the present invention provides: A storage unit for storing a video signal input from a signal source; Based on the input vertical synchronization signal input from the signal source, the number of output frames as frames to be displayed on the display unit in one cycle of the input vertical synchronization signal is determined, and an output horizontal synchronization signal corresponding to the output frame When the number of output horizontal periods that is one cycle is the number of output frame lines, the number of output frame lines of a predetermined output frame and the output frame of another output frame in a period corresponding to one cycle of the input vertical synchronization signal A control unit that determines the number of dots in the output horizontal period so that the difference between the number of lines is smaller than a predetermined threshold; An output unit that reads out a video signal from the storage unit and outputs the read video signal to the display unit in accordance with the number of dots determined by the control unit.
  • the control method of the present invention comprises: A control method for a display control device, comprising: Stores the video signal input from the signal source, Based on the input vertical synchronization signal input from the signal source, the number of output frames as frames to be displayed on the display unit in one cycle of the input vertical synchronization signal is determined, and an output horizontal synchronization signal corresponding to the output frame
  • the number of output horizontal periods that is one cycle is the number of output frame lines, the number of output frame lines of a predetermined output frame and the output frame of another output frame in a period corresponding to one cycle of the input vertical synchronization signal Determining the number of dots in the output horizontal period so that the difference from the number of lines is smaller than a predetermined threshold;
  • the stored video signal is read according to the determined number of dots, and the read video signal is output to the display unit.
  • FIG. 2 is a block diagram showing the configuration of the display control apparatus 100 according to the first embodiment of the present invention.
  • the display control apparatus 100 illustrated in FIG. 2 includes a memory 101, a control unit 102, and an output unit 103.
  • the memory 101 is an example of a storage unit.
  • the memory 101 stores a video signal (input video signal) input from a signal source not shown in FIG.
  • the control unit 102 determines the frame rate of video display, that is, the number of output frames that are frames to be displayed on the display unit in one cycle of the input vertical synchronization signal.
  • the control unit 102 outputs a predetermined output in a period corresponding to one cycle of the input vertical synchronization signal.
  • the number of dots in the output horizontal period is determined so that the difference between the number of output frame lines of the frame and the number of output frame lines of other output frames is equal to or less than a predetermined threshold.
  • the output unit 103 reads the video signal from the memory 101 according to the number of dots determined by the control unit 102, and outputs the read video signal to the display unit.
  • the display control apparatus 100 includes the memory 101 that stores the video signal input from the signal source, the control unit 102, and the output unit 103.
  • the control unit 102 determines the number of output frames that are frames to be displayed on the display unit in one cycle of the input vertical synchronization signal based on the input vertical synchronization signal input from the signal source. Then, when the number of output horizontal periods, which is one cycle of the output horizontal synchronization signal, corresponding to the output frame is defined as the number of output frame lines, the control unit 102 outputs a predetermined output in a period corresponding to one cycle of the input vertical synchronization signal.
  • the number of dots in the output horizontal period is determined so that the difference between the number of output frame lines in the frame and the number of output frame lines in other output frames is smaller than a predetermined threshold.
  • the output unit 103 reads the video signal from the memory 101 according to the number of dots determined by the control unit 102, and outputs the read video signal to the display unit.
  • FIG. 3 is a block diagram showing the configuration of the video display apparatus 200 according to the second embodiment of the present invention.
  • 3 includes a signal separation unit 201, a frame memory 202, a reading unit 203, a scaler unit 204, a measurement unit 205, a CPU (Central Processing Unit) 206, and an output horizontal synchronization signal generation.
  • the frame memory 201 is an example of a storage unit.
  • the reading unit 203 is an example of an output unit.
  • the CPU 206 is an example of a control unit.
  • the scaler unit 204 may be included in the output unit.
  • the measurement unit 205, the output horizontal synchronization signal generation unit 207, the output vertical synchronization signal generation unit 208, and the read signal generation unit 209 may be included in the control unit.
  • the signal separation unit 201 separates a 3D video signal input from a signal source (not shown in FIG. 3) into a left-eye video signal and a right-eye video signal, and outputs them to the frame memory 202. To do.
  • the frame memory 202 stores the left-eye video signal and the right-eye video signal output from the signal separation unit 201, respectively.
  • the reading unit 203 reads the video signal stored in the frame memory 202 and outputs the read video signal to the scaler unit 204.
  • the scaler unit 204 performs video processing such as scaling processing on the video signal output from the reading unit 203, and outputs the video signal after the video processing (output video signal) to a display unit (not shown in FIG. 3). .
  • the measurement unit 205 measures the frequency of the vertical synchronization signal (input vertical synchronization signal) input from the signal source and outputs the measurement result to the CPU 206. Based on the measurement result of the measurement unit 205, the CPU 206 determines the frame rate of video display, that is, the number of output frames that are frames to be displayed on the display unit in one cycle of the input vertical synchronization signal. Further, the CPU 206 sets a predetermined output frame in a period corresponding to one cycle of the input vertical synchronization signal, where the number of output horizontal periods corresponding to each output frame is the number of output horizontal periods that is one cycle of the output horizontal synchronization signal.
  • the number of dots in the output horizontal period (total number of output horizontal dots) is determined so that the difference between the number of output frame lines and the number of output frame lines of other output frames is equal to or less than a predetermined threshold.
  • the CPU 206 outputs (notifies) the determined output horizontal total dot number to the output horizontal synchronization signal generation unit 207.
  • the CPU 206 outputs (notifies) the number of output frame lines of each of the plurality of frames to the output horizontal synchronization signal generation unit 207.
  • the CPU 206 outputs (notifies) the determined frame rate to the read signal generation unit 209.
  • the output horizontal synchronization signal generation unit 207 generates a horizontal synchronization signal (output horizontal synchronization signal) having a frequency corresponding to the total number of output horizontal dots notified from the CPU 206.
  • the output horizontal synchronization signal generation unit 207 outputs the generated output horizontal synchronization signal to the output vertical synchronization signal generation unit 208, the reading unit 209, and the display unit.
  • the output vertical synchronization signal generation unit 208 Based on the input vertical synchronization signal, the number of output frame lines of a plurality of frames notified from the CPU 206, and the output horizontal synchronization signal, the output vertical synchronization signal generation unit 208 outputs the output vertical corresponding to the output vertical period of each frame. Generate a synchronization signal.
  • the output vertical synchronization signal generation unit 208 outputs the generated output vertical synchronization signal to the read signal generation unit 209 and the display unit.
  • the read signal generation unit 209 generates a read signal for controlling the reading of the video signal stored in the frame memory 202 based on the frame rate, the output vertical synchronization signal, and the output horizontal synchronization signal notified from the CPU 206.
  • the read signal generation unit 209 outputs the generated read signal to the read unit 203.
  • a 3D video signal (input video signal) and a vertical synchronization signal (input vertical synchronization signal) are input from an external signal source.
  • the signal separation unit 201 separates the input video signal into a video signal for the left-eye video and a video signal for the right-eye video, and outputs them to the frame memory 202.
  • the frame memory 202 stores the left-eye video signal and the right-eye video signal output from the signal separation unit 201, respectively.
  • the measurement unit 205 measures the vertical frequency IVPRE of the input vertical synchronization signal and outputs the measurement result to the CPU 206.
  • the CPU 206 determines the frame rate of the video display based on the measurement result of the vertical frequency IVPRE. Specifically, first, the CPU 206 determines whether or not 23.9 Hz ⁇ vertical frequency IVPRE ⁇ 24.1 Hz is satisfied (step S302). If it is determined that 23.9 Hz ⁇ vertical frequency IVPRE ⁇ 24.1 Hz is not satisfied (step S302: No), the CPU 206 determines whether 29.9 Hz ⁇ vertical frequency IVPRE ⁇ 30.1 Hz is satisfied. (Step S303).
  • step S303: No the CPU 206 determines whether 59.9 Hz ⁇ vertical frequency IVPRE ⁇ 60.1 Hz is satisfied.
  • Step S304 the CPU 206 determines not to perform the synchronous mode control (step S305), and ends the process.
  • step S302: Yes the CPU 206 determines that the frame rate of the video display is 5 ⁇ (step S306).
  • the CPU 206 determines that the number N of output frames is five.
  • the CPU 206 determines that the video display frame rate is quadruple speed (step S307). That is, the CPU 206 determines that the number N of output frames is four.
  • the CPU 206 determines that the video display frame rate is doubled (step S308). That is, the CPU 206 determines that the number N of output frames is two.
  • step S309 the CPU 206 sets the variable A to 0 (step S309).
  • the CPU 206 determines the output horizontal total dot number OHTOL as a predetermined reference output horizontal total dot number (OHDEF) (step S310).
  • ODEF reference output horizontal total dot number
  • the reference output horizontal total number of dots is determined in advance based on, for example, the display resolution of a display element such as a liquid crystal panel or a DMD (Digital Micromirror Device) provided in the display unit.
  • the CPU 206 calculates an output vertical total line number OVTOL, which is the total number of lines read in one cycle of the input vertical synchronization signal (step S311).
  • the CPU 206 uses the following equation 1 based on the dot clock OCLK (unit: Hz), the output horizontal total dot number OHTOL, and the vertical frequency IVPRE (unit: Hz) to output the vertical total line.
  • the number OVTOL is calculated.
  • OVTOL (OCLK / OHTOL) / IVPRE Formula 1
  • the CPU 206 calculates the number of output frame lines OVFRM per frame using the following equation (step S312).
  • OFVRM (OVTOL / N) (rounded up) ... Equation 2
  • the CPU 206 calculates an output frame line number difference OVGAP, which is a difference in the number of output frame lines among the N output frames, using the following Expression 3 (step S313).
  • OVGAP OVFRM ⁇ N-OVTOL 'Formula 3
  • OVTOL ′ in Equation 3 is a value obtained by rounding up the number of output vertical total lines OVTOL calculated using Equation 1 below the decimal point.
  • the CPU 206 determines whether or not the output frame line number difference OVGAP is smaller than a predetermined threshold, for example, whether or not the output frame line number difference OVGAP is smaller than 1 (that is, whether OVGAP is 0). Determination is made (step S314).
  • the predetermined threshold value is set to a value that suppresses deterioration in the display quality of the video, such as a shake that occurs in the display video.
  • the CPU 206 generates the output horizontal total dot number OHTOL determined in step S310 as an output horizontal synchronization signal. Notification to the unit 207.
  • the CPU 206 notifies the output vertical synchronization signal generation unit 208 of the output frame line number OVFRM calculated in step S312 (step S315). In addition, the CPU 206 notifies the readout signal generation unit 209 of the frame rate of the video display. If it is determined that the output frame line number difference OVGAP is not 0 (greater than the predetermined threshold) (step S314: No), the CPU 206 adds 1 to the variable A (step S316). If the output frame line number difference OVGAP is the same as the predetermined threshold value, it is determined in advance which one to determine based on whether or not a shake that occurs in the display video occurs. Next, the CPU 206 determines whether or not the variable A is larger than 64 (step S317).
  • step S317 If it is determined that the variable A is not greater than 64 (step S317: No), the CPU 206 adds or subtracts a predetermined number to the output horizontal total dot OHTOL (step S318), and returns to the process of step S311. Specifically, when the variable A is an odd number, the CPU 206 calculates the output horizontal total dot number OHTOL based on the following Equation 4. Further, when the variable A is an even number, the CPU 206 calculates the output horizontal total dot number OHTOL based on the following Expression 5.
  • OHTOL OHDEF-2 ⁇ int ((A + 1) / 2) Equation 4
  • OHTOL OHDEF + 2 ⁇ int ((A + 1) / 2) Equation 5
  • the CPU 206 calculates the output horizontal total dot number OHTOL by sequentially adding, subtracting 2, 4,... 64 to the reference output horizontal total dot number OHDEF. Then, the CPU 206 repeats the processing from step S311 to step S318 until the output frame line number difference OVGAP becomes zero.
  • step S317 when it determines with the variable A being larger than 64 (step S317: Yes), CPU206 progresses to the process of step S305.
  • the total output horizontal dot number OHTOL needs to be less than or equal to the number of dots in the horizontal direction of the effective video display area indicated in the video signal. Therefore, when the value to be subtracted from the reference output horizontal total dot number OHDEF becomes larger than a predetermined value, the CPU 206 determines not to perform the synchronous mode control and ends the process. In this case, it is desirable that the CPU 206 decides to perform asynchronous mode control and performs processing corresponding to the asynchronous mode control.
  • the output horizontal synchronization signal generation unit 207 When the output horizontal total signal number OHTOL is notified from the CPU 206, the output horizontal synchronization signal generation unit 207 generates an output horizontal synchronization signal having a period corresponding to the output horizontal period corresponding to the output horizontal total dot number OHTOL. Then, the output horizontal synchronization signal generation unit 207 outputs the generated output horizontal synchronization signal to the display unit, the output vertical synchronization signal generation unit 208, and the readout signal generation unit 209. The output vertical synchronization signal generation unit 208 generates an output vertical synchronization signal based on the input vertical synchronization signal, the output horizontal synchronization signal, and the number of output frame lines OVFRM.
  • the output vertical synchronization signal generation unit 208 outputs the generated output vertical synchronization signal to the display unit and the readout signal generation unit 209.
  • the read signal generation unit 209 generates a read signal based on the horizontal synchronization signal and the output vertical synchronization signal, and outputs the generated read signal to the read unit 203.
  • the reading unit 203 reads a video signal from the frame memory 202 based on the read signal. By doing this, it is possible to perform reading corresponding to the number of output frame lines OVFRM of each output frame in accordance with the number of dots determined by the CPU 206 (the number of output horizontal total dots OHTOL). Further, the read signal generation unit 209 controls reading of the video signal for the left eye video and the video signal for the right eye video based on the frame rate notified from the CPU 206.
  • FIG. 5 is a diagram showing a difference in the number of output frame lines of each output frame depending on whether or not the present invention is applied.
  • the number of output frame lines (K-th) is the output line of the output frame displayed from the first to (N ⁇ 1) -th among N output frames displayed in one cycle of the input vertical synchronization signal. Indicates a number.
  • K 1, 2,... N ⁇ 1.
  • the number of output frame lines (Nth) indicates the number of output lines of the Nth displayed frame.
  • the frequency of the input vertical synchronization signal varies depending on the type of signal source.
  • the difference in the number of output lines between frames can be made smaller than a predetermined threshold (less than 1 in FIG. 5) regardless of the frequency of the input vertical synchronization signal.
  • the display control apparatus 200 includes the frame memory 202 that stores the video signal input from the signal source, the CPU 206, and the readout circuit 203.
  • the CPU 206 determines the number of output frames that are frames to be displayed on the display unit in one cycle of the input vertical synchronization signal based on the input vertical synchronization signal input from the signal source. Then, when the number of output horizontal periods, which is one cycle of the output horizontal synchronization signal corresponding to the output frame, is defined as the number of output frame lines, the CPU 206 outputs a predetermined output frame in the period corresponding to one cycle of the input vertical synchronization signal.
  • the number of dots in the output horizontal period is determined so that the difference between the number of output frame lines and the number of output frame lines of other output frames is smaller than a predetermined threshold.
  • the read circuit 203 reads the video signal from the frame memory 202 according to the number of dots determined by the CPU 206, and outputs the read video signal to the display unit.
  • the output total horizontal dot number OHTOL is adjusted in a range of ⁇ 64 with respect to the reference output horizontal total dot number OHDEF, but is not limited to this.
  • the output horizontal total dot number OHTOL is subtracted from the reference output horizontal total dot number OHDEF, it is desirable that the output horizontal total dot number OHTOL should not be less than the number of dots in the horizontal direction of the effective video display area. If the value of the output total horizontal dot number OHTOL is decreased, the horizontal image in the effective image display area is affected. Therefore, when the output horizontal total dot number OHTOL is smaller than the horizontal dot number of the effective video display area, it is desirable to perform the asynchronous mode control without performing the synchronous mode control.
  • the output vertical total line number OVTOL should not be less than the effective vertical dot number (line number) of the video display area. Is desirable. If the value of the output horizontal total dot number OHTOL is increased, the output vertical total line number OVTOL decreases as can be seen from Equation 1, and the vertical image in the effective image display area is affected. . Therefore, when the total number of output vertical lines OVTOL is smaller than the number of dots (lines) in the vertical direction of the effective video display area, it is desirable to perform asynchronous mode control without performing synchronous mode control.
  • the present embodiment has been described using an example in which one frame memory 202 is provided and the left-eye video signal and the right-eye video signal are alternately read from the frame memory 202.
  • a plurality of (at least two) frame memories 202 may be provided.
  • two frame memories (frame memories 202-1 and 202-2) are provided.
  • the video signal for the left-eye video and the video signal for the right-eye video are sequentially read from the frame memory 202-1 in one cycle of the input vertical synchronization signal, and the frame memory 202 is read in one cycle of the next input vertical synchronization signal.
  • -2 sequentially reads the video signal of the left-eye video and the video signal of the right-eye video.
  • the output vertical synchronization signal generation circuit 208 inputs the output vertical synchronization signal to the read signal generation circuit 209. Based on this input, the read signal generation circuit 209 generates a left / right discrimination signal indicating whether to read a video signal for the left-eye video or a video signal for the right-eye video, and sends the generated left / right discrimination signal to the readout circuit 203. input. In addition, the CPU 209 notifies the read signal generation circuit 209 of the frame rate. Based on this notification, the read signal generation circuit 209 generates a memory determination signal indicating whether to read from the frame memory 202-1 or the frame memory 202-2, and inputs the generated memory determination signal to the read circuit 203. .
  • the read signal generation circuit 209 when reading a video signal from one of the frame memory 202-1 and the frame memory 202-2, the read signal generation circuit 209 outputs a high-level memory determination signal, and from the other When reading a video signal, a low level memory discrimination signal is output. That is, by switching the logic level (High / Low) of the memory discrimination signal, it is possible to switch between reading out the video signal from the frame memory 201-1 and reading out the video signal from the frame memory 201-2.
  • the memory discrimination signal in the case of double speed reading, the memory discrimination signal is a signal for switching LOW / HIGH every two output frames, and in the case of quadruple speed reading, the memory discrimination signal is LOW / HIGH every four output frames. Is a signal for switching between.
  • the memory discrimination signal is a signal in which 4 output frames are set to LOW and 6 output frames are set to HIGH in consideration of the left and right combinations.
  • the read circuit 203 reads a video signal from each frame memory based on the left / right determination signal and the memory determination signal output from the read signal generation circuit 209. Specifically, the readout circuit 203 switches the frame memory that reads the video signal based on the left / right discrimination signal and the memory discrimination signal, and the switching between the readout of the video signal for the left-eye video and the readout of the video signal for the right-eye video. I do.

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Abstract

 本発明の表示制御装置100は、信号源から入力された映像信号を記憶するメモリ101と、信号源から入力された入力垂直同期信号に基づき、入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定し、前記出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、入力垂直同期信号の一周期に対応する期間における所定の出力フレームの出力フレームライン数と他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるように出力水平期間のドット数を決定する制御部102と、制御部102が決定したドット数に応じて、記憶部101から映像信号を読み出し、読み出した映像信号を表示部に出力する出力部103とを有する。

Description

表示制御装置およびその制御方法
 本発明は、表示制御装置およびその制御方法に関する。
 三次元映像の表示方式の1つとして、フレームシーケンシャル方式がある。フレームシーケンシャル方式は、左目用映像と右目用映像とを交互に表示することで、立体的に映像を視認させる方式である(特許文献1(特開2012-244426号公報)参照)。
 フレームシーケンシャル方式では、連続した左目用映像と右目用映像の1組で立体的な映像として認識させるため、例えば、映像信号が1080/60pの場合には、60Hzの2倍(2倍速)の120Hzでフレームごとに左目用映像と右目用映像を交互に表示する。
 映像信号が1080/30p,1080/24pの場合にはそれぞれ、2倍のフレームレートで映像を表示すると、60Hz,48Hzで左目用映像と右目用映像とが交互に表示されることになる。この場合、フレームの描画時間が長いと、一方の目用の映像の表示時に、他方の目用の映像が残って見えてしまうクロストークと称される現象が生じる。そのため、映像信号が1080/30p,1080/24pの場合にはそれぞれ、4倍速、5倍速で表示し、120Hzで左目用映像と右目用映像とを交互に表示することで、クロストークの発生を抑制している。
 ところで、映像表示装置の中には、スケーリング処理などの映像処理に使用するフレームメモリを有するものがある。このような映像表示装置では、入力された三次元映像の映像信号が左目用映像の映像信号と右目用映像の映像信号とに分離され、フレームメモリに一旦格納される。フレームメモリに格納された左目用映像の映像信号と右目用映像の映像信号とが一定のタイミングで交互に読み出されて表示されることで、フレームシーケンシャル方式が実現される。
 フレームメモリを有する映像表示装置では、映像信号の書き込みは入力された同期信号(入力垂直同期信号)に同期したタイミング(入力同期タイミング)で行われる。一方、映像信号の読み出しは、映像表示装置内の固定クロックから生成される同期信号(出力垂直同期信号)に同期したタイミング(出力同期タイミング)で行われる。したがって、入力同期タイミングと出力同期タイミングとは非同期となる。
 入力同期タイミングと出力同期タイミングとが非同期である場合、読み出しアドレスが書き込みアドレスを追い越すという現象(追い越し現象)が生じることがある。追い越し現象が生じると、追い越し現象が生じた以降は、表示対象のフレームよりも1つ前のフレームが表示されてしまう。また、フレームシーケンシャル方式では、左目用映像と右目用映像とが交互に表示されるため、追い越し現象が生じると、左目用映像の映像信号と右目用映像の映像信号との読み出しの順序が逆転してしまうことがある。
 そこで、フレームシーケンシャル方式では、入力垂直同期信号に基づいて出力垂直同期信号を生成し、書き込みおよび読み出しのタイミングを調整することにより、追い越し現象が生じないような制御が行われる。このような制御を同期モード制御と称する。
 同期モード制御では、出力垂直同期信号を生成する生成カウンタを入力垂直同期信号でリセットする。この生成カウンタをリセットする際にパルス信号を発生し、出力垂直同期信号を生成する。こうすることで、書き込みおよび読み出しの開始タイミングを調整することにより、追い越し現象が生じないようにすることができる。なお、出力垂直同期信号を入力垂直同期信号でリセットせずに、映像表示装置内の固定クロックから生成される出力垂直同期信号を用いて読み出しを行う制御を非同期モード制御と称する。
特開2012-244426号公報
 上述したように、フレームシーケンシャル方式では、映像信号のフレームレートの所定数倍の速度で映像信号を出力(フレームシーケンシャル出力)する。以下では、5倍のフレームレートで映像信号を出力する例を用いて説明する。
 同期モード制御では、フレームレートを5倍にするためには、入力垂直同期信号の一周期を5分割する必要がある。同期モード制御では、入力垂直同期信号を用いて出力垂直同期信号が生成され、入力垂直同期信号の一周期の5分割は、1フレームあたりの出力ライン数を指定することで行われる。
 例えば、入力映像信号を1080/24p、入力水平同期信号の周波数を27KHz、入力垂直同期信号の周波数を23.976Hzとする。なお、一般的な1080/24pの映像信号(有効な映像表示領域のドット数は水平方向1920ドット、垂直方向1080ドット)は、入力ドットクロックとして74.25MHzが使用されるが、ここでは、三次元映像の映像信号として、入力ドットクロックを2倍の148.5MHzとし、入力ドットクロックが74.25MHzのときの1フレーム期間に左目用映像の映像信号(有効な映像表示領域のドット数は水平方向1920ドット、垂直方向1080ドット)と右目用映像の映像信号(有効な映像表示領域のドット数は水平方向1920ドット、垂直方向1080ドット)とが入力されるものとする。また、出力水平トータルドット数を2200、出力ドットクロックを297MHzとして、1080/120pでフレームシーケンシャル出力を行う場合を考える。なお、ドットクロックとは、映像信号の1ドット(1画素)の期間に対応する時間の逆数である。また、出力水平トータルドット数とは、水平同期信号(出力水平同期信号)の一周期に対応するドット数(1ラインのドット数)である。この場合、入力垂直同期信号の一周期に対応するライン数、すなわち、入力垂直同期信号の一周期に対応する5フレーム分のライン数の総数(出力垂直トータルライン数)は、(297×106÷2200)÷23.976=5630.63となる。入力垂直同期信号と出力水平同期信号とは非同期であることから、実際の出力垂直トータルライン数は、5630または5631となる。
 フレームレートを5倍にする場合、出力垂直トータルライン数を5分割することになる。この場合、1フレームあたりの出力ライン数の5倍は、出力垂直トータルライン数(5631)以上である必要がある。
 図1Aは、1フレームあたりの出力ライン数の5倍が出力垂直トータルライン数より小さい場合の入力垂直同期信号および出力垂直同期信号を示す図である。
 図1Aに示すように、出力垂直トータルライン数を5分割した1フレームあたりの出力ライン数に対応する期間ごとに、出力垂直同期信号を生成する生成カウンタをリセットする。こうすることで、入力垂直同期信号の一周期を5分割した出力垂直同期信号を生成することができる。
 ここで、4フレーム目の映像信号の読み出し後、5フレーム目の映像信号の読み出しに相当する時間が経過した時刻t1において、生成カウンタがリセットされ、出力垂直同期信号が立ち上がったとする。1フレームあたりの出力ライン数の5倍が出力垂直トータルライン数より小さい場合、時刻t1の後、入力垂直同期信号が立ち上がる時刻t2において、入力垂直同期信号の立ち上がりに応じて、出力垂直同期信号の立ち上がりが生じる。このように、1フレームあたりの出力ライン数の5倍が出力垂直トータルライン数より小さい場合、出力垂直同期信号が連続して立ち上がるダブルパルスが生じてしまう。つまり、入力垂直同期信号の一周期が5分割ではなく、6分割されてしまう。したがって、1フレームあたりの出力ライン数の5倍が出力垂直ライン数以上である必要がある。
 フレームレートを5倍にする場合、出力垂直トータルライン数の5分割は、5630.63÷5=1126.125となる。1フレームあたりの出力ライン数を1126とすると、1126×5=5630<5631となり好ましくない。1フレームあたりの出力ライン数を1127とすると、1127×5=5635>5631となるので、1フレームあたりの出力ライン数は1127と決定される。つまり、1フレームあたりの出力ライン数は、出力垂直トータルライン数を5分割した値の小数点以下を切り上げた値とするのが好ましい。
 ただし、1フレームあたりの出力ライン数を1127とすると、4フレーム目までは1127ラインに対応する期間ごとに生成カウンタがリセットされ、出力垂直同期信号が立ち上がる。しかし、5フレーム目では、図1Bに示すように、1127ライン分の映像信号の読み出しに相当する期間の経過前に、入力垂直同期信号の立ち上がりに応じて、出力垂直同期信号の立ち上がりが生じる。そのため、5フレーム目のライン数は1122または1123となり、フレーム間で最大5ラインの差が生じることになる。フレーム間で5ラインも差が生じると、表示映像には縦方向に揺れが発生し、映像の表示品質が低下するという問題がある。
 本発明の目的は、映像の表示品質の低下を抑制することができる表示制御装置およびその制御方法を提供することにある。
 上記目的を達成するために本発明の表示制御装置は、
 信号源から入力された映像信号を記憶する記憶部と、
 前記信号源から入力された入力垂直同期信号に基づき、前記入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定し、前記出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、前記入力垂直同期信号の一周期に対応する期間における所定の出力フレームの前記出力フレームライン数と他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるように前記出力水平期間のドット数を決定する制御部と、
 前記制御部が決定したドット数に応じて、前記記憶部から映像信号を読み出し、該読み出した映像信号を前記表示部に出力する出力部と、を有する。
 上記目的を達成するために本発明の制御方法は、
 表示制御装置の制御方法であって、
 信号源から入力された映像信号を記憶し、
 前記信号源から入力された入力垂直同期信号に基づき、前記入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定し、前記出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、前記入力垂直同期信号の一周期に対応する期間における所定の出力フレームの前記出力フレームライン数と他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるように前記出力水平期間のドット数を決定し、
 前記決定したドット数に応じて、前記記憶された映像信号を読み出し、該読み出した映像信号を前記表示部に出力する。
 本発明によれば、映像の表示品質の低下を抑制することができる。
同期モード制御における入力垂直同期信号および出力垂直同期信号の一例を示す図である。 同期モード制御における入力垂直同期信号および出力垂直同期信号の一例を示す図である。 本発明の第1の実施形態の表示制御装置の構成を示すブロック図である。 本発明の第2の実施形態の表示制御装置の構成を示すブロック図である。 図3に示す表示制御装置の動作を示すフローチャートである。 本発明の適用の有無によるフレーム間の出力ライン数の差を示す図である。
 以下に、本発明を実施するための形態について図面を参照して説明する。
 (第1の実施形態)
 図2は、本発明の第1の実施形態の表示制御装置100の構成を示すブロック図である。
 図2に示す表示制御装置100は、メモリ101と、制御部102と、出力部103とを有する。
 メモリ101は、記憶部の一例である。メモリ101は、図1においては不図示の信号源から入力された映像信号(入力映像信号)を記憶する。
 制御部102は、信号源から入力された入力垂直同期信号に基づき、映像表示のフレームレート、すなわち、入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定する。そして、制御部102は、出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、入力垂直同期信号の一周期に対応する期間における所定の出力フレームの出力フレームライン数と他の出力フレームの出力フレームライン数との差が所定の閾値以下となるように、出力水平期間のドット数を決定する。
 出力部103は、制御部102が決定したドット数に応じて、メモリ101から映像信号を読み出し、該読み出した映像信号を表示部に出力する。
 このように本実施形態によれば、表示制御装置100は、信号源から入力された映像信号を記憶するメモリ101と、制御部102と、出力部103とを有する。制御部102は、信号源から入力された入力垂直同期信号に基づき、入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定する。そして、制御部102は、出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、入力垂直同期信号の一周期に対応する期間における所定の出力フレームの出力フレームライン数と他の出力フレームの出力フレームライン数との差が所定の閾値より小さくなるように出力水平期間のドット数を決定する。出力部103は、制御部102が決定したドット数に応じて、メモリ101から映像信号を読み出し、読み出した映像信号を表示部に出力する。
 そのため、各出力フレームの出力フレームライン数の差が所定の閾値以下となるので、表示映像に縦方向に揺れが発生することを防ぎ、映像の表示品質の低下を抑制することができる。
 (第2の実施形態)
 図3は、本発明の第2の実施形態の映像表示装置200の構成を示すブロック図である。
 図3に示す映像表示装置200は、信号分離部201と、フレームメモリ202と、読み出し部203と、スケーラー部204と、測定部205と、CPU(Central Processing Unit)206と、出力水平同期信号生成部207と、出力垂直同期信号生成部208と、読み出し信号生成部209とを有する。フレームメモリ201は記憶部の一例である。読み出し部203は出力部の一例である。CPU206は制御部の一例である。なお、スケーラー部204は、出力部に含まれてもよい。また、測定部205と、出力水平同期信号生成部207と、出力垂直同期信号生成部208と、読み出し信号生成部209とは制御部に含まれてもよい。
 信号分離部201は、図3においては不図示の信号源から入力された三次元映像の映像信号を左目用映像の映像信号と右目用映像信号の映像信号とに分離し、フレームメモリ202に出力する。
 フレームメモリ202は、信号分離部201から出力された左目用映像の映像信号と右目用映像信号の映像信号とをそれぞれ記憶する。
 読み出し部203は、フレームメモリ202に記憶された映像信号を読み出し、読み出した映像信号をスケーラー部204に出力する。
 スケーラー部204は、読み出し部203から出力された映像信号に対してスケーリング処理などの映像処理を行い、映像処理後の映像信号(出力映像信号)を図3においては不図示の表示部に出力する。
 測定部205は、信号源から入力された垂直同期信号(入力垂直同期信号)の周波数を測定し、測定結果をCPU206に出力する。
 CPU206は、測定部205の測定結果に基づき、映像表示のフレームレート、すなわち、入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定する。また、CPU206は、各出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、入力垂直同期信号の一周期に対応する期間における所定の出力フレームの出力フレームライン数と他の出力フレームの出力フレームライン数との差が所定の閾値以下となるように、出力水平期間のドット数(出力水平トータルドット数)を決定する。
 CPU206は、決定した出力水平トータルドット数を出力水平同期信号生成部207に出力(通知)する。また、CPU206は、複数のフレームそれぞれの出力フレームライン数を出力水平同期信号生成部207に出力(通知)する。また、CPU206は、決定したフレームレートを読み出し信号生成部209に出力(通知)する。
 出力水平同期信号生成部207は、CPU206から通知された出力水平トータルドット数に対応する周波数の水平同期信号(出力水平同期信号)を生成する。出力水平同期信号生成部207は、生成した出力水平同期信号を出力垂直同期信号生成部208、読み出し部209および表示部に出力する。
 出力垂直同期信号生成部208は、入力垂直同期信号と、CPU206から通知された複数のフレームの出力フレームライン数と、出力水平同期信号とに基づいて、各フレームの出力垂直期間に対応する出力垂直同期信号を生成する。出力垂直同期信号生成部208は、生成した出力垂直同期信号を読み出し信号生成部209および表示部に出力する。
 読み出し信号生成部209は、CPU206から通知されたフレームレート、出力垂直同期信号および出力水平同期信号に基づいて、フレームメモリ202に記憶された映像信号の読み出しを制御する読み出し信号を生成する。読み出し信号生成部209は、生成した読み出し信号を読み出し部203に出力する。
 次に、表示制御装置200の動作を図4に示すフローチャートを参照して説明する。
 外部の信号源から三次元映像の映像信号(入力映像信号)および垂直同期信号(入力垂直同期信号)が入力される。
 信号分離部201は、入力映像信号を左目用映像の映像信号と右目用映像の映像信号とに分離し、フレームメモリ202に出力する。
 フレームメモリ202は、信号分離部201から出力された左目用映像の映像信号と右目用映像の映像信号とをそれぞれ記憶する。
 測定部205は、入力垂直同期信号の垂直周波数IVPREを測定し、測定結果をCPU206に出力する。
 CPU206は、垂直周波数IVPREの測定結果に基づき、映像表示のフレームレートを決定する。具体的には、まず、CPU206は、23.9Hz<垂直周波数IVPRE<24.1Hzが満たされるか否かを判定する(ステップS302)。
 23.9Hz<垂直周波数IVPRE<24.1Hzが満たされないと判定した場合には(ステップS302:No)、CPU206は、29.9Hz<垂直周波数IVPRE<30.1Hzが満たされるか否かを判定する(ステップS303)。
 29.9Hz<垂直周波数IVPRE<30.1Hzが満たされないと判定した場合には(ステップS303:No)、CPU206は、59.9Hz<垂直周波数IVPRE<60.1Hzが満たされるか否かを判定する(ステップS304)。
 59.9Hz<垂直周波数IVPRE<60.1Hzが満たされないと判定した場合には(ステップS304:No)、CPU206は、同期モード制御を行わないと決定し(ステップS305)、処理を終了する。
 23.9Hz<垂直周波数IVPRE<24.1Hzが満たされると判定した場合には(ステップS302:Yes)、CPU206は、映像表示のフレームレートを5倍速にすると決定する(ステップS306)。すなわち、CPU206は、出力フレームの数Nを5と決定する。
 29.9Hz<垂直周波数IVPRE<30.1Hzが満たされると判定した場合には(ステップS303:Yes)、CPU206は、映像表示のフレームレートを4倍速にすると決定する(ステップS307)。すなわち、CPU206は、出力フレームの数Nを4と決定する。
 59.9Hz<垂直周波数IVPRE<60.1Hzが満たされると判定した場合には(ステップS304:Yes)、CPU206は、映像表示のフレームレートを2倍速にすると決定する(ステップS308)。すなわち、CPU206は、出力フレームの数Nを2と決定する。
 ステップS306,ステップS307またはステップS308の処理の後、CPU206は、変数Aを0に設定する(ステップS309)。
 次に、CPU206は、出力水平トータルドット数OHTOLを予め定められた基準出力水平トータルドット数(OHDEF)と決定する(ステップS310)。なお、基準出力水平トータルドット数は、表示部が備える、例えば、液晶パネルやDMD(Deigital Micromirror Device)などの表示素子の表示解像度などに基づいて予め定められる。
 次に、CPU206は、入力垂直同期信号の一周期に読み出されるラインの総数である出力垂直トータルライン数OVTOLを算出する(ステップS311)。具体的には、CPU206は、ドットクロックOCLK(単位:Hz)と、出力水平トータルドット数OHTOLと、垂直周波数IVPRE(単位:Hz)とに基づき、以下の式1を用いて、出力垂直トータルライン数OVTOLを算出する。
 OVTOL=(OCLK/OHTOL)/IVPRE ・・・式1
 次に、CPU206は、1フレームあたりの出力フレームライン数OVFRMを以下の式を用いて算出する(ステップS312)。
 OFVRM=(OVTOL/N)(小数点切り上げ) ・・・式2
 なお、上述したように、入力垂直同期信号の一周期にN個のフレームを表示する場合、1フレームあたりの出力フレームライン数は、出力垂直トータルラインOVTOLをN分割した値の小数点以下を切り上げた値とするのが好ましい。
 次に、CPU206は、N個の出力フレーム間の出力フレームライン数の差である出力フレームライン数差OVGAPを以下の式3を用いて算出する(ステップS313)
 OVGAP=OVFRM×N-OVTOL’ ・・・式3
 なお、式3のOVTOL’は、式1を用いた算出された出力垂直トータルライン数OVTOLの小数点以下を切り上げた値である。
 次に、CPU206は、出力フレームライン数差OVGAPが所定の閾値より小さいか否か、例えば、出力フレームライン数差OVGAPが1より小さいか否か(すなわち、OVGAPが0であるか否か)を判定する(ステップS314)。なお、所定の閾値は、表示映像に発生する揺れなど、映像の表示品質の低下を抑制する値に設定される。
 出力フレームライン数差OVGAPが0である(所定の閾値より小さい)と判定した場合には(ステップS314:Yes)、CPU206は、ステップS310で決定した出力水平トータルドット数OHTOLを出力水平同期信号生成部207に通知する。また、CPU206は、ステップS312で算出した出力フレームライン数OVFRMを出力垂直同期信号生成部208に通知する(ステップS315)。また、CPU206は、映像表示のフレームレートを読み出し信号生成部209に通知する。
 出力フレームライン数差OVGAPが0でない(所定の閾値より大きい)と判定した場合には(ステップS314:No)、CPU206は、変数Aに1を加算する(ステップS316)。なお、出力フレームライン数差OVGAPが所定の閾値と同じ場合は、表示映像に発生する揺れなどが発生するか否かに基づいて、どちらに判定するか予め設定される。
 次に、CPU206は、変数Aが64より大きいか否かを判定する(ステップS317)。
 変数Aが64より大きくないと判定した場合には(ステップS317:No)、CPU206は、出力水平トータルドットOHTOLに所定数を加算または減算し(ステップS318)、ステップS311の処理に戻る。具体的には、CPU206は、変数Aが奇数である場合には、以下の式4に基づいて出力水平トータルドット数OHTOLを算出する。また、CPU206は、変数Aが偶数である場合には、以下の式5に基づいて出力水平トータルドット数OHTOLを算出する。
 OHTOL=OHDEF-2×int((A+1)/2) ・・・式4
 OHTOL=OHDEF+2×int((A+1)/2) ・・・式5
 式4および式5から明らかなように、CPU206は、基準出力水平トータルドット数OHDEFに2,4,・・・64を順次、加減算することで出力水平トータルドット数OHTOLを算出する。そして、CPU206は、出力フレームライン数差OVGAPが0となるまでステップS311からステップS318の処理を繰り返す。
 なお、変数Aが64より大きいと判定した場合には(ステップS317:Yes)、CPU206は、ステップS305の処理に進む。出力水平トータルドット数OHTOLは、映像信号に示される有効な映像表示領域の水平方向のドット数以下にならないようにする必要がある。そのため、CPU206は、基準出力水平トータルドット数OHDEFから減算する値が所定値より大きくなると、同期モード制御を行わないと決定し、処理を終了する。この場合、CPU206は、非同期モード制御を行うように決定し、非同期モード制御に対応する処理をすることが望ましい。
 出力水平同期信号生成部207は、CPU206から出力水平トータルドット数OHTOLが通知されると、出力水平トータルドット数OHTOL分の出力水平期間に対応する周期の出力水平同期信号を生成する。そして、出力水平同期信号生成部207は、生成した出力水平同期信号を表示部と、出力垂直同期信号生成部208と、読み出し信号生成部209とに出力する。
 出力垂直同期信号生成部208は、入力垂直同期信号と、出力水平同期信号と、出力フレームライン数OVFRMとに基づいて出力垂直同期信号を生成する。そして、出力垂直同期信号生成部208は、生成した出力垂直同期信号を表示部と読み出し信号生成部209とに出力する。
 読み出し信号生成部209は、水平同期信号と出力垂直同期信号とに基づいて読み出し信号を生成し、生成した読み出し信号を読み出し部203に出力する。読み出し部203は、読み出し信号に基づいて、フレームメモリ202から映像信号を読み出す。こうすることで、CPU206が決定したドット数(出力水平トータルドット数OHTOL)に応じて、各出力フレームの出力フレームライン数OVFRM分に対応した読み出しを行うことができる。
 また、読み出し信号生成部209は、CPU206から通知されたフレームレートに基づいて、左目用映像の映像信号と右目用映像の映像信号との読み出しを制御する。
 図5は、本発明の適用の有無による各出力フレームの出力フレームライン数の差を示す図である。
 なお、図5において、出力フレームライン数(K番目)は入力垂直同期信号の一周期に表示されるN個の出力フレームのうち、1番目からN-1番目に表示される出力フレームの出力ライン数を示す。ここで、K=1,2,・・・N-1とする。また、出力フレームライン数(N番目)は、N番目に表示されるフレームの出力ライン数を示す。
 通常、入力垂直同期信号の周波数は、信号源の機種などに応じて異なる。本発明を適用することで、入力垂直同期信号の周波数に依らず、フレーム間の出力ライン数の差を所定の閾値より小さく(図5では1より小さく)することができる。
 このように本実施形態によれば、表示制御装置200は、信号源から入力された映像信号を記憶するフレームメモリ202と、CPU206と、読み出し回路203とを有する。CPU206は、信号源から入力された入力垂直同期信号に基づき、入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定する。そして、CPU206は、出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、入力垂直同期信号の一周期に対応する期間における所定の出力フレームの出力フレームライン数と他の出力フレームの出力フレームライン数との差が所定の閾値より小さくなるように出力水平期間のドット数を決定する。読み出し回路203は、CPU206が決定したドット数に応じて、フレームメモリ202から映像信号を読み出し、読み出した映像信号を表示部に出力する。
 そのため、各出力フレームの出力フレームライン数の差が所定の閾値以下となるので、表示映像に縦方向に揺れが発生することを防ぎ、映像の表示品質の低下を抑制することができる
 なお、本実施形態では、出力水平トータルドット数OHTOLは、基準出力水平トータルドット数OHDEFに対し±64の範囲で調整を行っているが、これに限定されない。出力水平トータルドット数OHTOLは、基準出力水平トータルドット数OHDEFに対し減算する場合、有効な映像表示領域の水平方向のドット数以下にならないようにすることが望ましい。なお、出力水平トータルドット数OHTOLは、その値を小さくすると、有効な映像表示領域の水平方向の映像に影響を与えるようになる。従って、出力水平トータルドット数OHTOLが、有効な映像表示領域の水平方向のドット数よりも小さくなる場合、同期モード制御を行わず、非同期モード制御を行うようにすることが望ましい。出力水平トータルドット数OHTOLは、基準出力水平トータルドット数OHDEFに対し加算する場合、出力垂直トータルライン数OVTOLが有効な映像表示領域の垂直方向のドット数(ライン数)以下にならないようにすることが望ましい。なお、出力水平トータルドット数OHTOLは、その値を大きくすると、式1からもわかるように出力垂直トータルライン数OVTOLが減少し、有効な映像表示領域の垂直方向の映像に影響を与えるようになる。従って、出力垂直トータルライン数OVTOLが、有効な映像表示領域の垂直方向のドット数(ライン数)よりも小さくなる場合、同期モード制御を行わず、非同期モード制御を行うようにすることが望ましい。
 なお、本実施形態においては、フレームメモリ202が1つ設けられ、フレームメモリ202から左目用映像の映像信号と右目用映像の映像信号とを交互に読み出す例を用いて説明した。しかし、追い越し現象の回避のために、フレームメモリ202が複数(最低、2つ)設けられることがある。以下では、フレームメモリが2つ(フレームメモリ202-1,202-2)が設けられたとする。この場合、入力垂直同期信号の1周期でフレームメモリ202-1から左目用映像の映像信号と右目用映像の映像信号とが順次読み出され、次の入力垂直同期信号の1周期でフレームメモリ202-2から左目用映像の映像信号と右目用映像の映像信号とが順次読み出される。このような読み出しは、倍速読み出しと称される。
 上述したように、出力垂直同期信号生成回路208は、読み出し信号生成回路209に出力垂直同期信号を入力する。読み出し信号生成回路209は、この入力に基づき、左目用映像の映像信号を読み出すか、右目用映像の映像信号を読み出すかを示す左右判別信号を生成し、生成した左右判別信号を読み出し回路203に入力する。
 また、CPU209は、読み出し信号生成回路209にフレームレートを通知する。読み出し信号生成回路209は、この通知に基づき、フレームメモリ202-1から読み出すか、フレームメモリ202-2から読み出すかを示すメモリ判別信号を生成し、生成したメモリ判別信号を読み出し回路203に入力する。具体的には、読み出し信号生成回路209は、例えば、フレームメモリ202-1およびフレームメモリ202-2のうち、一方から映像信号を読み出す場合には、Highレベルのメモリ判別信号を出力し、他方から映像信号を読み出す場合には、Lowレベルのメモリ判別信号を出力する。すなわち、メモリ判別信号の論理レベル(High/Low)を切り替えることにより、フレームメモリ201-1から映像信号を読み出すか、フレームメモリ201-2から映像信号を読み出すかが切り替えられる。
 ここで、2倍速読み出しの場合には、メモリ判別信号は、2出力フレーム毎にLOW/HIGHを切り替える信号となり、4倍速読み出しの場合には、メモリ判別信号は、4出力フレーム毎にLOW/HIGHを切り替える信号となる。一方、5倍速読み出しの場合には、メモリ判別信号は、左右の組み合わせを考慮し、4出力フレームをLOW、6出力フレームをHIGHとした信号になる。
 読み出し回路203は、読み出し信号生成回路209から出力された左右判別信号およびメモリ判別信号に基づき、各フレームメモリから映像信号を読み出す。具体的には、読み出し回路203は、左右判別信号およびメモリ判別信号に基づき、映像信号を読み出すフレームメモリの切り替えや、左目用映像の映像信号の読み出しと右目用映像の映像信号の読み出しとの切り替えを行う。
 以上、実施形態を参照して本願発明を説明したが、本発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解し得る様々な変更をすることができる。

Claims (6)

  1.  信号源から入力された映像信号を記憶する記憶部と、
     前記信号源から入力された入力垂直同期信号に基づき、前記入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定し、前記出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、前記入力垂直同期信号の一周期に対応する期間における所定の出力フレームの前記出力フレームライン数と他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるように前記出力水平期間のドット数を決定する制御部と、
     前記制御部が決定したドット数に応じて、前記記憶部から映像信号を読み出し、該読み出した映像信号を前記表示部に出力する出力部と、を有することを特徴とする表示制御装置。
  2.  請求項1記載の表示制御装置において、
     前記制御部は、ドットクロックと、前記入力垂直同期信号の周波数と、予め定められた基準水平出力トータルドット数とに基づいて、前記入力垂直同期信号の一周期に読み出すライン数の総数である出力垂直トータルライン数を算出し、該算出した出力垂直トータルライン数に基づいて前記出力フレームの出力フレームライン数を決定し、決定した前記所定の出力フレームの前記出力フレームライン数と前記他の出力フレームの前記出力フレームライン数との差が所定の閾値より大きい場合には、前記基準水平出力トータルドット数に所定数を加算または減算して、前記出力垂直トータルライン数を再度、算出することを特徴とする表示制御装置。
  3.  請求項2記載の表示制御装置において、
     前記制御部は、前記所定の出力フレームの前記出力フレームライン数と前記他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるまで順次、前記基準水平出力トータルドット数に対して加算または減算する値を大きくし、前記基準水平出力トータルドット数に対して減算する値が所定値より大きくなると、前記出力垂直トータルライン数の算出を停止することを特徴とする表示制御装置。
  4.  表示制御装置の制御方法であって、
     信号源から入力された映像信号を記憶し、
     前記信号源から入力された入力垂直同期信号に基づき、前記入力垂直同期信号の一周期に表示部に表示させるフレームである出力フレームの数を決定し、前記出力フレームに対応する、出力水平同期信号の一周期である出力水平期間の数を出力フレームライン数とすると、前記入力垂直同期信号の一周期に対応する期間における所定の出力フレームの前記出力フレームライン数と他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるように前記出力水平期間のドット数を決定し、
     前記決定したドット数に応じて、前記記憶された映像信号を読み出し、該読み出した映像信号を前記表示部に出力することを特徴とする制御方法。
  5.  請求項4記載の制御方法であって、
     ドットクロックと、前記入力垂直同期信号の周波数と、予め定められた基準水平出力トータルドット数とに基づいて、前記入力垂直同期信号の一周期に読み出すライン数の総数である出力垂直トータルライン数を算出し、該算出した出力垂直トータルライン数に基づいて前記出力フレームそれぞれの出力フレームライン数を決定し、決定した前記所定の出力フレームの前記出力フレームライン数と前記他の出力フレームの前記出力フレームライン数との差が所定の閾値より大きい場合には、前記基準水平出力トータルドット数に所定数を加算または減算して、前記出力垂直トータルライン数を再度、算出することを特徴とする制御方法。
  6.  請求項5記載の制御方法において、
     前記所定の出力フレームの前記出力フレームライン数と前記他の出力フレームの前記出力フレームライン数との差が所定の閾値より小さくなるまで順次、前記基準水平出力トータルドット数に対して加算または減算する値を大きくし、前記基準水平出力トータルドット数に対して減算する値が所定値より大きくなると、前記出力垂直トータルライン数の算出を停止することを特徴とする制御方法。
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