JPH09247574A

JPH09247574A - 走査線変換装置

Info

Publication number: JPH09247574A
Application number: JP8048605A
Authority: JP
Inventors: Takahisa Hatano; 貴久幡野; Taro Funamoto; 太郎船本; Fumio Kameoka; 二未王亀岡; Yoshikuni Shindo; 嘉邦進藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-03-06
Filing date: 1996-03-06
Publication date: 1997-09-19
Anticipated expiration: 2016-03-06
Also published as: JP3259627B2

Abstract

(57)【要約】【課題】水平同期信号を複数持たせることで走査線変
換を容易に行う。【解決手段】入力信号から水平同期信号および垂直同
期信号を分離する同期分離回路と、前記同期分離回路の
出力である水平同期信号と同期して第１のクロックを発
生させる第１のＰＬＬ回路と、前記水平同期信号と同期
して第２のクロックを発生させる第２のＰＬＬ回路と、
入力信号の走査線を変換するための走査線変換回路と、
前記走査線変換回路での水平および垂直での補間を行う
ための補間タイミングや補間係数を発生させるととも
に、走査線変換後の複数の水平周波数を持つ水平同期信
号を発生させるタイミング発生回路と、前記走査線変換
回路の出力のフレーム周波数を変換するためのメモリを
備え、変換前のフレームと変換後のフレームを整数比と
なるようにクロック、同期信号を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
を中心とする電子機器における走査線変換装置に関する
ものである。

【０００２】

【従来の技術】従来入力信号の画素数と異なる画素数を
もつ液晶パネルなどの表示素子に画像を表示するために
は走査線変換装置が用いられている。走査線変換を行う
ための動作としては例えば「ディジタル信号処理の応用
（２７１頁）」（電子通信学会編）に示されているディ
ジタルビデオ処理操作の一例が挙げられる。以下、図面
を参照しながら、従来の走査線変換装置について説明す
る。

【０００３】図８従来の走査線変換装置の縮小の場合の
系統図、図９に内挿縮小動作を示した図である。図８に
おいて２０は基準カウンタ、２１は比較器、２２はレジ
スタ、２３は加算器、２４は内挿回路、２５はメモリ、
２６はアドレス発生回路である。また図９は縮小率が
０．６の場合の動作原理を示したものである。図９で入
力信号の短い縦線は原画信号のサンプル値を表し、黒ド
ットが新しく内挿により作成することが必要な値であ
る。最初に縮小率の逆数ＳＨ＝（標準画面寸法）／（縮小さるべき寸法）が例えばマイクロコンピュータから入力される。この例
ではＳＨ＝１／０．６＝１．６７になるが、この値は原サンプル間隔の１．６７倍ごとの
新しいサンプル値をつくりだすことを意味している。こ
のＳＨはレジスタ２２と加算器２３よりなるΣＳＨ回路
２７に加えられる。ΣＳＨ回路２７は比較器２１の出力
に一致パルスが出現するごとにＳＨステップで積分を行
うものである。

【０００４】さて、この積分出力であるΣＳＨ回路２７
の出力信号の整数部は、基準カウンタ２０の出力と比較
され、値が等しいとき比較器は一致パルスを発生する。
この一致パルスは、内挿すべきサンプル点の位置を示す
ものである。一方、ΣＳＨの小数部は、その時点におけ
る内挿の係数として用いられる。このように内挿の結果
得られたサンプル値は、一致パルスからカウンタによっ
て作られる書き込みアドレスに従って、メインメモリ上
の所定の位置に書き込まれる。

【０００５】このようにして、一致パルスが発生するご
とに新たな画素データを内挿してメモリに書き込むこと
により、メモリ上に縮小画像を形成することができるの
で、これを標準スピードで読み出してＤ−Ａ変換すれ
ば、縮小されたアナログ画像信号が得られる。上記例は
水平縮小の例を述べたが垂直の場合も同様でクロックが
水平同期信号に同期したパルスとなる。

【０００６】このようにサンプル数を変換するには基準
となるクロック（もしくは水平同期パルス）をもとに内
挿するためのサンプル点と内挿係数の算出およびメモリ
によるデータ列成形が必要である。

【０００７】さらに、例えばＶＧＡ（ＶｉｄｅｏＧｒ
ａｐｈｉｃｓＡｒｒａｙ）規格（標準）をＸＧＡ（Ｘ
ｔｅｎｄｅｄＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒ
ａｙ）規格（標準）に変換してＸＧＡ規格対応の液晶パ
ネルに表示しようとした場合を考えると、ＶＧＡ規格の
場合は水平ドット数８００、水平有効ドット数６４０で
ある。ＸＧＡ規格の水平有効ドット数は１０２４である
ため、水平のサンプル数は１．６倍（１０２４／６４
０）にすることでＶＧＡ規格の信号をＸＧＡ規格対応液
晶パネルで表示することができる。

【０００８】一方、ＶＥＳＡ（ＶｉｄｅｏＥｌｅｃｔ
ｒｏｎｉｃｓＳｔａｎｄａｒｄｓＡｓｓｏｃｉａｔｉ
ｏｎ）で制定された規格には水平ドット数８３２ドッ
ト、水平有効ドット数６４０ドットという信号も存在す
る。この信号を例えばＸＧＡ規格対応液晶パネルで表示
する場合、水平有効ドット数の変換を単純に行う、つま
り１．６倍（＝１０２４／６４０）と、水平ドット数が
１３３１．２（＝８３２×１．６）となり小数部分があ
る半端なものになってしまい液晶パネルにおいては表示
がおかしくなる。また、水平ドット数が標準のＸＧＡの
１２８０より大きくなるため画像の一部液晶パネルのス
ペックを満たさず表示できない場合もある。そのために
変換された信号の有効画面のみを一度メモリに書き込
み、読み出し側で液晶パネルのスペックをみたせるよう
なクロックで有効領域のみメモリから読み出す方法がと
られる。このときメモリ書き込み側のクロックが入力信
号に同期しているのに対して読み出し側のクロックは入
力信号と非同期で発生させる方法が一般的に知られてい
る。

【０００９】

【発明が解決しようとする課題】このように、液晶パネ
ルに柔軟に対応した走査線変換を行う場合に、水平有効
ドット数に応じて走査線数を変換した場合、変換された
走査線数が表示パネルの制限内におさまらないという問
題点があった。

【００１０】また、メモリを用いてフレーム周波数の変
換を行う場合は、入力信号と液晶パネルで表示する信号
が全くの非同期となることで有効画面の領域でフレーム
の飛び越しが生じてしまい、非連続に表示されるという
問題点があった。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の走査線変換装置は入力信号から水平同期信
号および垂直同期信号を分離する同期分離回路と、前記
同期分離回路からの出力である水平同期信号と同期して
第１のクロックを発生させる第１のＰＬＬ回路と、前記
水平同期信号と同期して第２のクロックを発生させる第
２のＰＬＬ回路と、入力信号の走査線を変換するための
走査線変換回路と、前記走査線変換回路での水平および
垂直での補間を行うための補間タイミングや補間係数を
発生させるとともに、走査線変換後の複数の水平周波数
を持つ水平同期信号を発生させるタイミング発生回路
と、前記走査線変換回路の出力のフレーム周波数を変換
するためのメモリを備えたことを特徴としたものであ
る。

【００１２】本発明は前記課題に鑑み、水平方向のドッ
ト数に応じて走査線変換を行なっても画面が乱れること
なく表示することが出来る走査線変換装置を提供するも
のである。

【００１３】また、入力信号と液晶パネルで表示する信
号が全くの非同期となることで有効画面の領域でフレー
ムの飛び越しが生じてしまい、非連続に表示されること
がない走査線変換装置を提供するものである。

【００１４】

【発明の実施の形態】本発明の第１の発明である走査線
変換装置は、入力信号の走査線数を変換する際に有効画
面領域での水平同期信号のタイミングとブランキング期
間での水平同期信号のタイミングを異ならせることを特
徴とするものであり、フレーム周波数変換なしに液晶パ
ネルに表示することができる走査線変換を行うことがで
きるという作用を有する。

【００１５】本発明の第２の発明である走査線変換装置
は、入力信号から水平同期信号および垂直同期信号を分
離する同期分離回路と、前記同期分離回路からの出力で
ある水平同期信号と同期して第１のクロックを発生させ
る第１のＰＬＬ回路と、前記水平同期信号と同期して第
２のクロックを発生させる第２のＰＬＬ回路と、前記入
力信号の走査線を変換するための走査線変換回路と、前
記走査線変換回路での水平および垂直での補間を行うた
めの補間タイミングや補間係数を発生させるとともに、
走査線変換後の複数の水平周波数を持つ水平同期信号を
発生させるタイミング発生回路を備えたものであり、フ
レーム周波数変換なしに液晶パネルに表示することがで
きる走査線変換を行うことができるという作用を有す
る。

【００１６】本発明の第３の発明である走査線変換装置
は、入力信号の走査線数を変換する際に走査線変換前の
１フレームあたりの総クロック数をｍとし、走査線変換
後の１フレームあたりの総クロック数をｎとし、前記走
査線変換前のクロック数ｎの整数倍が前記走査線変換後
のクロック数ｍの整数倍となるようなクロック周波数を
用いてフレーム周波数の変換を行うものであり、フレー
ムの飛び越しが生じ、非連続に表示されることがない走
査線変換を行うことができるという作用を有する。

【００１７】また、本発明の第４の発明である走査線変
換装置は、入力信号から水平同期信号および垂直同期信
号を分離する同期分離回路と、前記同期分離回路からの
出力である水平同期信号と同期して第１のクロックを発
生させる第１のＰＬＬ回路と、前記水平同期信号と同期
して第２のクロックを発生させる第２のＰＬＬ回路と、
前記入力信号の走査線を変換するための走査線変換回路
と、前記走査線変換回路での水平および垂直での補間を
行うための補間タイミングや補間係数を発生させるとと
もに、走査線変換後の複数の水平周波数を持つ水平同期
信号を発生させるタイミング発生回路と、前記走査線変
換回路の出力のフレーム周波数を変換するためのメモリ
を備えたものであり、フレームの飛び越しが生じ、非連
続に表示されることがない走査線変換を行うことができ
るという作用を有する。

【００１８】以下に、本発明の実施の形態について、図
１から図７を用いて説明する。（実施の形態１）図１は本発明の一実施例である走査線
変換装置のである。図１において、符号１は同期分離回
路、２は入力の水平同期信号に同期して第１のクロック
を発生させるための第１のＰＬＬ回路、３は入力の水平
同期信号に同期して第２のクロックを発生させるための
第２のＰＬＬ回路、４は入力信号の走査線数を変換する
ための走査線変換回路、５は走査線変換回路４でサンプ
ルの補間を行うための補間係数と補間タイミングを発生
させるとともに、液晶パネル等の表示デバイスを駆動す
るための同期信号を発生させるタイミング発生回路であ
る。

【００１９】図２はタイミング発生回路の内部の一例を
示した内部構成図である。図２において６はクロック１
（ＣＫ１）を任意の分周比で分周してＨＤ信号を発生さ
せる第１のカウンタ、７はクロック１（ＣＫ１）を用い
て水平補間で用いる補間係数とタイミングを発生させる
水平補間回路、８はクロック２（ＣＫ２）を任意の分周
比で分周してＨＤ２信号を発生させる第２のカウンタ、
９はクロック２（ＣＫ２）を用いて垂直補間で用いる補
間係数とタイミングを発生させる垂直補間回路、１０は
クロック２（ＣＫ２）をカウントして第１の水平同期信
号ａを発生させる第１のＨカウンタ、１１はクロック２
をカウントして第２の水平同期信号ｂを発生させる第２
のＨカウンタ、１２はＨカウンタ１０の出力信号ａとＨ
カウンタ１１の出力信号ｂとを選択する選択器、１３は
前記選択器１２の出力である水平同期信号ｃをカウント
して選択器１２を制御するＶカウンタである。図３は同
期信号とサンプル数およびライン数の関係を示した図で
ある。

【００２０】次に本発明の走査線変換装置の動作例を説
明する。入力信号を同期分離回路１に入力し、水平同期
信号（Ｈｓｙｎｃ）および垂直同期信号（Ｖｓｙｎｃ）
を分離して出力する。ＰＬＬ回路２ではＨｓｙｎｃをも
とにクロック１（ＣＫ１）を再生する。ＰＬＬ回路２に
おいてクロック１の周波数はタイミング発生回路５内の
第１のカウンタ６で分周比を設定して決定される。例え
ばＶＧＡ規格の場合に分周比を８００とすると、信号の
送り側のドットクロックを再生することができる。ま
た、ＰＬＬ回路３では同様に第２のカウンタ８で設定さ
れたクロック２が発生される。たとえば入力信号である
ＶＧＡ規格の信号を変換する場合は、ＸＧＡ規格と同じ
くカウンタ２の分周比を１２８０に設定する。

【００２１】水平補間回路７、垂直補間回路９ではＶＧ
Ａ規格からＸＧＡ規格へ変換するような補間係数とタイ
ミングを発生し、それに従って走査線変換回路４では走
査線数の変換を行う。このとき入力信号はクロック１の
サンプル数およびライン数の関係を示した図３（１）に
対して、クロック２のサンプル数およびライン数の関係
を示した図３（２）に如く変換される。すなわち水平ド
ット数が８００ドットから１２８０ドットに変換される
ため（１．６倍）、垂直方向のライン数も１．６倍の５
２５ラインから８４０ラインに変換される。ところで標
準のＸＧＡ信号は垂直ライン数は８０６ラインであるた
め、画像を表示する例えば液晶パネルなどではタイミン
グ仕様に余裕度がなく、８４０ラインの信号では写らな
いものが存在する。

【００２２】そこでＨカウンタ１０の出力信号ａを１２
８０、Ｈカウンタ１１の出力信号ｂを２３０４と設定
し、Ｖカウンタ１３でライン数をカウントし、７６８ラ
インを境に出力信号ａとｂとを切り換える。そのため有
効ラインの水平同期のタイミングはそのままで、垂直ブ
ランキング期間の水平同期のタイミングを例えば図３
（３）に示すように、垂直ブランキング期間の４０ライ
ン（＝８０８−７６８）分については水平同期ドット数
を２３０４ドットとなるよう同期信号を切り換える。こ
のようにすれば垂直ライン数は８０８ラインとなり、Ｘ
ＧＡ規格の８０６ラインと近似するため、液晶パネルで
も映し出すことが可能である。すなわちフレーム周波数
を変更せずに、またメモリを使用することなしに表示デ
バイスに表示することができる。本実施の形態では、Ｈ
カウンタを２つ用いた例を示したが、それ以上用いるこ
とにより水平同期のタイミングを様々に切り換えて標示
を行なうことが可能である。

【００２３】かかる構成によれば、１フレームにおける
水平同期信号を複数もたせることでフレーム周波数の変
換なしにタイミング余裕度の少ない表示デバイスにも画
像を表示することができる。

【００２４】（実施の形態２）次にに、本発明の別の一
実施の形態について、図４、図５、図６、図７を用いて
説明する。なお、前述した実施の形態と同じ構成につい
ては同じ符号を用い、説明を省略する。図４において、
１４はメモリである。図５は図４におけるタイミング発
生回路の内部構成を示す図であり、図５において１５は
第３のＨカウンター、１６は第４のＨカウンター、１７
は第２の選択器、１８は第２のＶカウンターである。ま
た、図６、図７はフレーム周波数の変換を表した図であ
る。

【００２５】本実施の形態では、表示デバイスのタイミ
ング仕様を満たさない場合においてはメモリを用いてフ
レーム周波数変換を変換することが一般的だが、この場
合、図６（１）で示すようにメモリの書き込みクロック
と読み出しのクロックを全くの非同期で行うと画面中で
変換前のフレームの飛び越しを生じてしまう。つまり図
６（１）において書き込みクロックよりも若干呼び出し
クロックの周波数が高い場合、＃１（１フレーム目）の
ように書き込んでいる最中にライトアドレスをリードア
ドレスが追い越してしまい、「読み出し」では最初の＃
１を読んでいるが、途中その１フレーム前のフレームの
信号を呼び出すようになる。このため静止画では問題が
ないが、動画の場合有効画面内でフレームの飛び越しを
生じてしまい妨害となって現れることになる。

【００２６】このため図６（２）に示すように変換前の
フレームと変換後のフレームのクロック関係を整数の比
で完結するようなクロック周波数と変換後の水平同期周
波数、垂直同期周波数に設定することで画面中での飛び
越しを生じさせないようにすることができる。図６
（２）の例ではフレーム周波数変換の３フレームから４
フレームに変換する例である。つまり、変換前の１フレ
ームの総クロック数をｍとする。例えば水平２０００ド
ット、垂直８３０ラインとするとｍ＝２０００＊８３０＝１６６００００［クロック］となる。ここで液晶パネルのタイミングスペックが最大
水平ドット数が１７００ドット、最大垂直ライン数が８
３２ラインであったすると、液晶パネルの１フレームあ
たりの最大許容クロック数は、１７００＊８３２＝１４１４４００［クロック］となり、いかに実施の形態１で示すように１フレームに
おける水平同期信号を複数もたせても液晶パネルのスペ
ックを満足することはできない。そのため、変換前の信
号の有効画面領域のみをメモリーに書き込み、呼び出し
も有効画面領域のみ読み出し、フレーム周波数の変換を
行う。変換後の１フレームの総クロック数をｎとする。
このときｎをｎとｍの比が整数となるように選択する。
例えば変換前の３フレームと変換後の４フレームが同じ
時間となるようにする。つまり３＊ｍ＝４＊ｎであるから、ｎ＝３／４＊ｍ＝１２４５０００［クロック］となる。このとき液晶パネルの最大許容クロック数を満
足している。その後、変換後の水平ドット数と垂直ライ
ン数を決定する。この場合の実施の形態１で示したよう
に、１フレームにおける水平同期信号を複数もたせるこ
とで容易に水平ドット数と垂直ライン数を決定すること
ができる。例えば水平ドット数１５５８を７９７ライ
ン、その後２ラインを１６３７ドットとする。液晶パネ
ルのスペックは満足している。

【００２７】メモリの読み出しは上記の如く決定された
ドット数に従ってその有効画面領域のみ読み出す。変換
前後の水平ドット、水平ラインの関係とメモリー制御の
関係を図７に示す。

【００２８】この場合はフレーム周波数変換は行うが、
書き込みクロックと読み出しクロックを同じにすること
でライトアドレスとリードアドレスの飛び越しは生じな
い。そうすることで有効画面内でフレームの飛び越しに
よる妨害が発生することはない。また、メモリの書き込
みと読み出しのクロックを同一にすることができクロッ
ク再生回路が非同期にした場合に比べ少なくてすむ。

【００２９】なお、変換前の総クロック数ｍはＨカウン
ター１０、１１とＶカウンター１３から決定され変換後
の総クロック数ｎはＨカウンター１５、１６とＶカウン
ター１８から決定される。

【００３０】

【発明の効果】以上のように、第１の発明ではの走査線
変換装置によれば、複数の水平周波数を持つ水平同期信
号を、同一フレーム内で切り換えることで、変換前の水
平有効ドット数と変換後の水平有効ドット数の比率に応
じてライン数が変換されることなく、すなわち水平方向
と垂直方向の変換率を異ならすことが可能であり、その
結果、表示画面内に画像が欠けることなく走査線を変換
することが出来る。

【００３１】また第２の発明では、フレームの飛び越し
が生じ、非連続に表示されることがない走査線変換を行
うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における走査線変換装置
の回路図

【図２】本発明のタイミング発生回路の内部構成図

【図３】本発明の同期信号とサンプル数およびライン数
の関係を示した図

【図４】本発明の実施の形態２における走査線変換装置
の回路図

【図５】本発明の実施の形態２における走査線変換装置
のタイミング発生回路図

【図６】本発明のフレーム周波数の変換を表した図

【図７】本発明のフレーム周波数の変換を表した図

【図８】従来の走査線変換装置の構成を示す図

【図９】従来の走査線変換回路における動作を説明する
図

【符号の説明】

１同期分離回路２ＰＬＬ１３ＰＬＬ２４走査線変換回路５タイミング発生回路６カウンタ１７水平補間回路８カウンタ２９垂直補間回路１０Ｈカウンタ１１１Ｈカウンタ２１２選択器１３Ｖカウンタ１４メモリ

フロントページの続き (72)発明者進藤嘉邦大阪府茨木市松下町１番１号株式会社松下エーヴィシー・テクノロジー内

Claims

【特許請求の範囲】

【請求項１】入力信号の走査線数を変換する際に有効
画面領域での水平同期信号のタイミングとブランキング
期間での水平同期信号のタイミングを異ならせることを
特徴とする走査線変換装置。
【請求項２】入力信号から水平同期信号および垂直同
期信号を分離する同期分離回路と、前記同期分離回路か
らの出力である水平同期信号と同期して第１のクロック
を発生させる第１のＰＬＬ回路と、前記水平同期信号と
同期して第２のクロックを発生させる第２のＰＬＬ回路
と、前記入力信号の走査線を変換するための走査線変換
回路と、前記走査線変換回路での水平および垂直での補
間を行うための補間タイミングや補間係数を発生させる
とともに、走査線変換後の複数の水平周波数を持つ水平
同期信号を発生させるタイミング発生回路を備えた走査
線変換装置。
【請求項３】入力信号の走査線数を変換する際に走査
線変換前の１フレームあたりの総クロック数をｍとし、
走査線変換後の１フレームあたりの総クロック数をｎと
し、前記走査線変換前のクロック数ｎの整数倍が前記走
査線変換後のクロック数ｍの整数倍となるようなクロッ
ク周波数を用いてフレーム周波数の変換を行う走査線変
換装置。
【請求項４】入力信号から水平同期信号および垂直同
期信号を分離する同期分離回路と、前記同期分離回路か
らの出力である水平同期信号と同期して第１のクロック
を発生させる第１のＰＬＬ回路と、前記水平同期信号と
同期して第２のクロックを発生させる第２のＰＬＬ回路
と、前記入力信号の走査線を変換するための走査線変換
回路と、前記走査線変換回路での水平および垂直での補
間を行うための補間タイミングや補間係数を発生させる
とともに、走査線変換後の複数の水平周波数を持つ水平
同期信号を発生させるタイミング発生回路と、前記走査
線変換回路の出力のフレーム周波数を変換するためのメ
モリを備えた走査線変換装置。