JPH08331454A - デジタル映像信号処理装置 - Google Patents
デジタル映像信号処理装置Info
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- JPH08331454A JPH08331454A JP7134934A JP13493495A JPH08331454A JP H08331454 A JPH08331454 A JP H08331454A JP 7134934 A JP7134934 A JP 7134934A JP 13493495 A JP13493495 A JP 13493495A JP H08331454 A JPH08331454 A JP H08331454A
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Abstract
(57)【要約】
【目的】 映像信号をメモリに書き込み読み出しを行う
デジタル映像信号処理装置において、交互に繰り返され
る第１フィールドと第２フィールドの順序が途中で逆に
なるフィールド不連続が生じても画質の劣化を防止す
る。 【構成】 入力映像信号を、Ａ／Ｄ変換部３を介してデ
ジタル映像信号処理部４で信号処理をした後、メモリ５
へ書き込み制御信号に基づき書き込む。書き込み制御信
号生成部７では、入力映像信号から分離した垂直同期信
号でトグル動作をさせ、水平同期信号でラッチして、書
き込み制御信号を生成する。第１フィールドを書き込む
ための第１の書き込み制御信号のタイミングは、フィー
ルド不連続部以降では、１ライン遅延させて生成する。
デジタル映像信号処理装置において、交互に繰り返され
る第１フィールドと第２フィールドの順序が途中で逆に
なるフィールド不連続が生じても画質の劣化を防止す
る。 【構成】 入力映像信号を、Ａ／Ｄ変換部３を介してデ
ジタル映像信号処理部４で信号処理をした後、メモリ５
へ書き込み制御信号に基づき書き込む。書き込み制御信
号生成部７では、入力映像信号から分離した垂直同期信
号でトグル動作をさせ、水平同期信号でラッチして、書
き込み制御信号を生成する。第１フィールドを書き込む
ための第１の書き込み制御信号のタイミングは、フィー
ルド不連続部以降では、１ライン遅延させて生成する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリを使用したデジ
タル映像信号処理装置に関する。
タル映像信号処理装置に関する。
【０００２】
【従来の技術】近年、映像信号を処理する回路として、
アナログ映像信号処理回路に代わり、多機能でかつ回路
規模も少なくて済むデジタル映像信号処理回路が用いら
れるようになって来た。デジタル映像信号処理回路で
は、通常、映像信号のメモリへの書き込み読み出しが行
われる。ＮＴＳＣ方式やＰＡＬ方式等の映像信号は、第
１フィールドと第２フィールド（例えば奇数フィールド
と偶数フィールド）とが規定の順序で交互に繰り返され
る。しかし、途中で、フィールド順序が逆の映像信号に
切り換えられた時には、そこでフィールドが不連続とな
る。このフィールドが規定の順序と同一の順序で交互に
繰り返される期間を以降同順フィールド期間と呼び、こ
れとは逆の順序で交互に繰り返される期間を以降逆順フ
ィールド期間と呼ぶ。このようなフィールドが不連続と
なる映像信号に対しても、正しく動作するデジタル映像
信号処理が求められている。
アナログ映像信号処理回路に代わり、多機能でかつ回路
規模も少なくて済むデジタル映像信号処理回路が用いら
れるようになって来た。デジタル映像信号処理回路で
は、通常、映像信号のメモリへの書き込み読み出しが行
われる。ＮＴＳＣ方式やＰＡＬ方式等の映像信号は、第
１フィールドと第２フィールド（例えば奇数フィールド
と偶数フィールド）とが規定の順序で交互に繰り返され
る。しかし、途中で、フィールド順序が逆の映像信号に
切り換えられた時には、そこでフィールドが不連続とな
る。このフィールドが規定の順序と同一の順序で交互に
繰り返される期間を以降同順フィールド期間と呼び、こ
れとは逆の順序で交互に繰り返される期間を以降逆順フ
ィールド期間と呼ぶ。このようなフィールドが不連続と
なる映像信号に対しても、正しく動作するデジタル映像
信号処理が求められている。
【０００３】以下、従来のデジタル映像信号処理装置に
ついて、図面を参照しながら説明する。図８は、従来の
デジタル映像信号処理装置の構成を示すブロック図であ
る。図８において、入力映像信号は第１フィールドと第
２フィールドとを含み、１は入力映像信号から垂直同期
信号を分離する垂直同期信号分離部、３はアナログ信号
の入力映像信号をデジタル信号に変換するＡ／Ｄ変換
部、４はＡ／Ｄ変換部３からのデジタル映像信号を処理
するデジタル映像信号処理部、５はデジタル映像信号処
理部４で処理された信号を書き込むメモリであり、第１
フィールドの信号を書き込む第１のメモリ領域と、第２
フィールドの信号を書き込む第２のメモリ領域とを含
む。６は入力映像信号から水平同期信号を分離する水平
同期信号分離部である。２は、垂直同期信号分離部１か
らの垂直同期信号および水平同期信号分離部６からの水
平同期信号により、メモリ５への書き込みタイミングを
制御するための書き込み制御信号を生成する書き込み制
御信号生成部である。
ついて、図面を参照しながら説明する。図８は、従来の
デジタル映像信号処理装置の構成を示すブロック図であ
る。図８において、入力映像信号は第１フィールドと第
２フィールドとを含み、１は入力映像信号から垂直同期
信号を分離する垂直同期信号分離部、３はアナログ信号
の入力映像信号をデジタル信号に変換するＡ／Ｄ変換
部、４はＡ／Ｄ変換部３からのデジタル映像信号を処理
するデジタル映像信号処理部、５はデジタル映像信号処
理部４で処理された信号を書き込むメモリであり、第１
フィールドの信号を書き込む第１のメモリ領域と、第２
フィールドの信号を書き込む第２のメモリ領域とを含
む。６は入力映像信号から水平同期信号を分離する水平
同期信号分離部である。２は、垂直同期信号分離部１か
らの垂直同期信号および水平同期信号分離部６からの水
平同期信号により、メモリ５への書き込みタイミングを
制御するための書き込み制御信号を生成する書き込み制
御信号生成部である。
【０００４】以上のように構成されたデジタル映像信号
処理装置の動作について、以下図９を用いて説明する。
図９は、図８のデジタル映像信号処理装置の各部の信号
波形を示すタイムチャートであり、（ａ）は第１フィー
ルドの開始部を示し、（ｂ）は第２フィールドの開始部
を示す。図９においてＣＳＹＮＣは、入力映像信号中の
複合同期信号であり、各フィールドの開始位置から順に
３水平周期分の等化パルス、３水平周期分の垂直同期パ
ルス、３水平周期分の等化パルスが並んでおり、その後
に水平同期パルスで始まる各ラインの映像信号が並ぶ。
ＨＳＳは水平同期信号分離部６の出力信号である水平同
期信号であり、複合同期信号ＣＳＹＮＣの水平同期パル
スに同期している。ＶＳＳは垂直同期信号分離部１の出
力信号である垂直同期信号であり、複合同期信号の垂直
同期パルスの区間に対応している。ＷＥは書き込み制御
信号生成部２で生成する書き込み制御信号であり、図９
（ａ）に示す立ち上がり部で、第１のメモリ領域への書
き込みタイミングを制御し、図９（ｂ）に示すたち下が
り部で第２のメモリ領域への書き込みタイミングを制御
する。
処理装置の動作について、以下図９を用いて説明する。
図９は、図８のデジタル映像信号処理装置の各部の信号
波形を示すタイムチャートであり、（ａ）は第１フィー
ルドの開始部を示し、（ｂ）は第２フィールドの開始部
を示す。図９においてＣＳＹＮＣは、入力映像信号中の
複合同期信号であり、各フィールドの開始位置から順に
３水平周期分の等化パルス、３水平周期分の垂直同期パ
ルス、３水平周期分の等化パルスが並んでおり、その後
に水平同期パルスで始まる各ラインの映像信号が並ぶ。
ＨＳＳは水平同期信号分離部６の出力信号である水平同
期信号であり、複合同期信号ＣＳＹＮＣの水平同期パル
スに同期している。ＶＳＳは垂直同期信号分離部１の出
力信号である垂直同期信号であり、複合同期信号の垂直
同期パルスの区間に対応している。ＷＥは書き込み制御
信号生成部２で生成する書き込み制御信号であり、図９
（ａ）に示す立ち上がり部で、第１のメモリ領域への書
き込みタイミングを制御し、図９（ｂ）に示すたち下が
り部で第２のメモリ領域への書き込みタイミングを制御
する。
【０００５】まず、入力映像信号中の複合同期信号ＣＳ
ＹＮＣから、垂直同期信号分離部１にて垂直同期信号Ｖ
ＳＳを抜き取ると共に、水平同期信号分離部６にて水平
同期信号ＨＳＳを抜き取る。次に、書き込み制御信号生
成部２にて、ＶＳＳの０レベルでのＨＳＳの最初の立ち
下がりエッジでトグル動作をさせることにより、書き込
み制御信号ＷＥを生成する。
ＹＮＣから、垂直同期信号分離部１にて垂直同期信号Ｖ
ＳＳを抜き取ると共に、水平同期信号分離部６にて水平
同期信号ＨＳＳを抜き取る。次に、書き込み制御信号生
成部２にて、ＶＳＳの０レベルでのＨＳＳの最初の立ち
下がりエッジでトグル動作をさせることにより、書き込
み制御信号ＷＥを生成する。
【０００６】入力映像信号は、Ａ／Ｄ変換部３にてデジ
タル信号に変換され、デジタル映像信号処理部４で信号
処理をされた後、前記書き込み制御信号ＷＥに基づき、
メモリ５に書き込まれる。上記従来のデジタル映像信号
処理装置では、書き込み制御信号ＷＥは、図９に示すよ
うに、第１フィールドのとき１となり、第２フィールド
のとき０となる。
タル信号に変換され、デジタル映像信号処理部４で信号
処理をされた後、前記書き込み制御信号ＷＥに基づき、
メモリ５に書き込まれる。上記従来のデジタル映像信号
処理装置では、書き込み制御信号ＷＥは、図９に示すよ
うに、第１フィールドのとき１となり、第２フィールド
のとき０となる。
【０００７】そして、入力映像信号が、放送規格ＲＳ−
１７０に準じて常に第１フィールドと第２フィールドと
を連続して交互に繰り返す信号（標準信号）である場
合、書き込み制御信号ＷＥは、常に１、０を交互に繰り
返す。信号処理後のデータは、前記書き込み制御信号Ｗ
Ｅに基づいて、メモリ５の図１０（ａ）に示す番地に書
き込まれる。すなわち、図９（ａ）に示す書き込み制御
信号ＷＥの立ち上がりタイミングに応じて、第１フィー
ルドのデータである２３、２４・・・ライン目のデータ
を、それぞれ第１のメモリ領域のｆ１−０２３、ｆ１−
０２４・・・番地に書き込み、図９（ｂ）に示す書き込
み制御信号ＷＥの立ち下がりタイミングに応じて、第２
フィールドのデータである２８５、２８６・・・ライン
目のデータを、それぞれを第２のメモリ領域のｆ２−２
８５、ｆ２−２８６・・・番地に書き込む。ここで、第
１のメモリ領域への書き込みタイミングを制御する信号
を第１の書き込み制御信号と呼び、第２のメモリ領域へ
の書き込みタイミングを制御する信号を第２の書き込み
制御信号と呼ぶ。
１７０に準じて常に第１フィールドと第２フィールドと
を連続して交互に繰り返す信号（標準信号）である場
合、書き込み制御信号ＷＥは、常に１、０を交互に繰り
返す。信号処理後のデータは、前記書き込み制御信号Ｗ
Ｅに基づいて、メモリ５の図１０（ａ）に示す番地に書
き込まれる。すなわち、図９（ａ）に示す書き込み制御
信号ＷＥの立ち上がりタイミングに応じて、第１フィー
ルドのデータである２３、２４・・・ライン目のデータ
を、それぞれ第１のメモリ領域のｆ１−０２３、ｆ１−
０２４・・・番地に書き込み、図９（ｂ）に示す書き込
み制御信号ＷＥの立ち下がりタイミングに応じて、第２
フィールドのデータである２８５、２８６・・・ライン
目のデータを、それぞれを第２のメモリ領域のｆ２−２
８５、ｆ２−２８６・・・番地に書き込む。ここで、第
１のメモリ領域への書き込みタイミングを制御する信号
を第１の書き込み制御信号と呼び、第２のメモリ領域へ
の書き込みタイミングを制御する信号を第２の書き込み
制御信号と呼ぶ。
【０００８】ところで、前記書き込み制御信号生成部２
では、ＷＥは最初に入力映像信号のフィールドを検出し
て１または０に設定されれば、以降はフィールドに関係
なく垂直同期信号ＶＳＳが入力される毎に常に１、０を
交互に繰り返して生成される。これは、このデジタル映
像信号処理装置の後に、映像記録再生装置または映像表
示装置がつながる場合、フィールド不連続部で垂直同期
が乱れることによる画像乱れを防止するためである。
では、ＷＥは最初に入力映像信号のフィールドを検出し
て１または０に設定されれば、以降はフィールドに関係
なく垂直同期信号ＶＳＳが入力される毎に常に１、０を
交互に繰り返して生成される。これは、このデジタル映
像信号処理装置の後に、映像記録再生装置または映像表
示装置がつながる場合、フィールド不連続部で垂直同期
が乱れることによる画像乱れを防止するためである。
【０００９】
【発明が解決しようとする課題】しかしながら、フィー
ルド不連続部以降の逆順フィールド期間においては以下
のような問題が生じる。書き込み制御信号生成部１０に
おいて、ＷＥは最初に入力映像信号のフィールドを検出
して１または０に設定されれば、以降はフィールドに関
係なく垂直同期信号ＶＳＳが入力される毎に常に１、０
を交互に繰り返して生成されるため、逆順フィールド期
間の書き込み制御信号も、同順フィールド期間に連続性
を持たせて生成される。例えば入力映像信号のフィール
ド番号が１２２１２・・・の順で入力された場合、書き
込み制御信号ＷＥは順に、１０１０１・・・となり、ま
た入力映像信号のフィールド番号が１２１１２・・・の
順で入力された場合も同様に、ＷＥは順に１０１０１・
・・となる。つまり、逆順フィールド期間での書き込み
制御信号ＷＥは、第１フィールドのとき０、第２フィー
ルドのとき１となり、ＷＥに対する第１、第２フィール
ドの関係が逆転する。
ルド不連続部以降の逆順フィールド期間においては以下
のような問題が生じる。書き込み制御信号生成部１０に
おいて、ＷＥは最初に入力映像信号のフィールドを検出
して１または０に設定されれば、以降はフィールドに関
係なく垂直同期信号ＶＳＳが入力される毎に常に１、０
を交互に繰り返して生成されるため、逆順フィールド期
間の書き込み制御信号も、同順フィールド期間に連続性
を持たせて生成される。例えば入力映像信号のフィール
ド番号が１２２１２・・・の順で入力された場合、書き
込み制御信号ＷＥは順に、１０１０１・・・となり、ま
た入力映像信号のフィールド番号が１２１１２・・・の
順で入力された場合も同様に、ＷＥは順に１０１０１・
・・となる。つまり、逆順フィールド期間での書き込み
制御信号ＷＥは、第１フィールドのとき０、第２フィー
ルドのとき１となり、ＷＥに対する第１、第２フィール
ドの関係が逆転する。
【００１０】ＷＥに対する第１、第２フィールドの関係
が逆転すると、図１０（ｂ）に示す様に、本来第１フィ
ールドの２３ライン目のデータが書き込まれるｆ１−０
２３番地に第２フィールドの２８５ライン目のデータが
書き込まれ、一方、本来第２フィールドの２８５ライン
目のデータが書き込まれるｆ２−２８５番地に第１フィ
ールドの２３ライン目のデータが書き込まれてしまう。
が逆転すると、図１０（ｂ）に示す様に、本来第１フィ
ールドの２３ライン目のデータが書き込まれるｆ１−０
２３番地に第２フィールドの２８５ライン目のデータが
書き込まれ、一方、本来第２フィールドの２８５ライン
目のデータが書き込まれるｆ２−２８５番地に第１フィ
ールドの２３ライン目のデータが書き込まれてしまう。
【００１１】このデータを読み出してテレビ画面上に表
示した映像を図１１に示す。図１１（ａ）に示す入力映
像信号は、画面上２３ラインより２８５ラインの方が上
に、また、同様に２４ラインより２８６ラインの方が上
になっている。しかし、メモリから読み出す場合は、番
地に対応したデータが書き込まれているという前提で読
み出されるため、例えば、ｆ１−０２３の番地のデータ
が第２フィールドの２８５ライン目のデータであって
も、第１フィールドの２３ライン目に、また、ｆ２−２
８５番地のデータが第１フィールドの２３ライン目のデ
ータであっても、第２フィールドの２８５ライン目に読
み出される。その結果、デジタル映像信号処理回路の出
力は、（ｂ）に示すように、２８５ライン目のデータよ
り２３ライン目のデータの方が上に、また同様に２８６
ライン目のデータより２４ライン目のデータの方が上に
なり、第１フィールドのラインと第２フィールドのライ
ンとが入れ替わった映像となる。その結果、例えば図１
１（ａ）に示す様な斜め線が、（ｂ）に示す様なギザギ
ザの線となり、画質が劣化してしまうと言う問題があっ
た。
示した映像を図１１に示す。図１１（ａ）に示す入力映
像信号は、画面上２３ラインより２８５ラインの方が上
に、また、同様に２４ラインより２８６ラインの方が上
になっている。しかし、メモリから読み出す場合は、番
地に対応したデータが書き込まれているという前提で読
み出されるため、例えば、ｆ１−０２３の番地のデータ
が第２フィールドの２８５ライン目のデータであって
も、第１フィールドの２３ライン目に、また、ｆ２−２
８５番地のデータが第１フィールドの２３ライン目のデ
ータであっても、第２フィールドの２８５ライン目に読
み出される。その結果、デジタル映像信号処理回路の出
力は、（ｂ）に示すように、２８５ライン目のデータよ
り２３ライン目のデータの方が上に、また同様に２８６
ライン目のデータより２４ライン目のデータの方が上に
なり、第１フィールドのラインと第２フィールドのライ
ンとが入れ替わった映像となる。その結果、例えば図１
１（ａ）に示す様な斜め線が、（ｂ）に示す様なギザギ
ザの線となり、画質が劣化してしまうと言う問題があっ
た。
【００１２】本発明は上記の問題を解決するもので、入
力映像信号のフィールド順序が逆になった期間でも、画
質の劣化を生じないデジタル映像信号処理装置を提供す
ることを目的とする。
力映像信号のフィールド順序が逆になった期間でも、画
質の劣化を生じないデジタル映像信号処理装置を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明のデジタル映像信号処理装置は、第１フィール
ドおよび第２フィールドを含む入力映像信号を記憶する
ための第１のメモリ領域および第２のメモリ領域を有す
るメモリと、前記入力映像信号の複合同期信号から前記
第１のメモリ領域への書き込みタイミングを制御するた
めの第１の書き込み制御信号および前記第２のメモリ領
域への書き込みタイミングを制御するための第２の書き
込み制御信号を生成する書き込み制御信号生成部とを備
え、 （ア）前記書き込み制御信号生成部は、前記入力映像信
号のフィールドが規定の順序で交互に繰り返される期間
において生成する第１の書き込み制御信号の生成位置に
対して、前記期間以外の期間において生成する第１の書
き込み制御信号の生成位置を１水平周期分遅らせたもの
である。 （イ）前記書き込み制御信号生成部は、第１の書き込み
制御信号の生成位置を前記複合同期信号の垂直同期区間
の開始点からの遅れがＮ（Ｎは正の整数）＋１／２水平
周期分以上Ｎ＋１水平周期分未満となる範囲に生成する
ものである。
に本発明のデジタル映像信号処理装置は、第１フィール
ドおよび第２フィールドを含む入力映像信号を記憶する
ための第１のメモリ領域および第２のメモリ領域を有す
るメモリと、前記入力映像信号の複合同期信号から前記
第１のメモリ領域への書き込みタイミングを制御するた
めの第１の書き込み制御信号および前記第２のメモリ領
域への書き込みタイミングを制御するための第２の書き
込み制御信号を生成する書き込み制御信号生成部とを備
え、 （ア）前記書き込み制御信号生成部は、前記入力映像信
号のフィールドが規定の順序で交互に繰り返される期間
において生成する第１の書き込み制御信号の生成位置に
対して、前記期間以外の期間において生成する第１の書
き込み制御信号の生成位置を１水平周期分遅らせたもの
である。 （イ）前記書き込み制御信号生成部は、第１の書き込み
制御信号の生成位置を前記複合同期信号の垂直同期区間
の開始点からの遅れがＮ（Ｎは正の整数）＋１／２水平
周期分以上Ｎ＋１水平周期分未満となる範囲に生成する
ものである。
【００１４】
【作用】上記構成のデジタル映像信号処理装置は、入力
映像信号のフィールドが規定の順序で交互に繰り返され
る期間以外では、第１のメモリ領域への第２フィールド
の書き込みタイミングが１水平周期分遅れることによ
り、フィールド不連続部が存在しても画質の劣化が生じ
ない。
映像信号のフィールドが規定の順序で交互に繰り返され
る期間以外では、第１のメモリ領域への第２フィールド
の書き込みタイミングが１水平周期分遅れることによ
り、フィールド不連続部が存在しても画質の劣化が生じ
ない。
【００１５】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は、本発明の第１の実施例に
おけるデジタル映像信号処理装置の構成を示すブロック
図である。図１において、図８に示した従来例と同一箇
所には同一番号を付して説明を省略する。７は入力映像
信号のフィールドの順序が規定の順序に対して同順か逆
順かを検出する検出部である。８は垂直同期信号分離部
１からの垂直同期信号、水平同期信号分離部６からの水
平同期信号および検出部７の検出出力により、メモリ５
への書き込みタイミングを制御するための書き込み制御
信号を生成する書き込み制御信号生成部である。９は書
き込み制御信号の初期極性を決定するリセットパルス生
成部である。ここで、規定の順序として、入力映像信号
の初期におけるフィールド順序を用いている。
照しながら説明する。図１は、本発明の第１の実施例に
おけるデジタル映像信号処理装置の構成を示すブロック
図である。図１において、図８に示した従来例と同一箇
所には同一番号を付して説明を省略する。７は入力映像
信号のフィールドの順序が規定の順序に対して同順か逆
順かを検出する検出部である。８は垂直同期信号分離部
１からの垂直同期信号、水平同期信号分離部６からの水
平同期信号および検出部７の検出出力により、メモリ５
への書き込みタイミングを制御するための書き込み制御
信号を生成する書き込み制御信号生成部である。９は書
き込み制御信号の初期極性を決定するリセットパルス生
成部である。ここで、規定の順序として、入力映像信号
の初期におけるフィールド順序を用いている。
【００１６】以上のように構成された本実施例のデジタ
ル映像信号処理装置の動作を、図２ないし図５を用いて
説明する。まず、入力映像信号のフィールド順序が規定
の順序と同一の順序で繰り返される同順フィールド期間
について説明する。図２は、同順フィールド期間におけ
る図１のデジタル映像信号処理装置の各部の信号波形を
示すタイムチャートである。
ル映像信号処理装置の動作を、図２ないし図５を用いて
説明する。まず、入力映像信号のフィールド順序が規定
の順序と同一の順序で繰り返される同順フィールド期間
について説明する。図２は、同順フィールド期間におけ
る図１のデジタル映像信号処理装置の各部の信号波形を
示すタイムチャートである。
【００１７】まず、垂直同期信号分離部１では、入力映
像信号の複合同期信号ＣＳＹＮＣから、垂直同期信号Ｖ
ＳＳを抜き取ると共に、水平同期信号分離部６にて水平
同期信号ＨＳＳを抜き取り、書き込み制御信号生成部８
へ出力する。書き込み制御信号生成部８では、垂直同期
信号ＶＳＳにより、トグルカウンター８ａにてトグル動
作をする。リセットパルス生成部９では、入力映像信号
が入力された初期時にのみ第１フィールドを検出したパ
ルスを出力する。書き込み制御信号生成部８では、この
リセットパルス出力部９の出力でトグルカウンター８ａ
にリセットをかけると、トグルカウンター８ａの出力よ
り第１フィールドで１となる出力を得ることが出来る。
また、前記トグルカウンター８ａは、リセットパルス入
力後は前記垂直同期信号ＶＳＳによりトグル動作をし、
常に第１フィールドで１となり第２フィールドで０とな
る出力が得られる。
像信号の複合同期信号ＣＳＹＮＣから、垂直同期信号Ｖ
ＳＳを抜き取ると共に、水平同期信号分離部６にて水平
同期信号ＨＳＳを抜き取り、書き込み制御信号生成部８
へ出力する。書き込み制御信号生成部８では、垂直同期
信号ＶＳＳにより、トグルカウンター８ａにてトグル動
作をする。リセットパルス生成部９では、入力映像信号
が入力された初期時にのみ第１フィールドを検出したパ
ルスを出力する。書き込み制御信号生成部８では、この
リセットパルス出力部９の出力でトグルカウンター８ａ
にリセットをかけると、トグルカウンター８ａの出力よ
り第１フィールドで１となる出力を得ることが出来る。
また、前記トグルカウンター８ａは、リセットパルス入
力後は前記垂直同期信号ＶＳＳによりトグル動作をし、
常に第１フィールドで１となり第２フィールドで０とな
る出力が得られる。
【００１８】この得られた信号をラッチ回路８ｂにて、
水平同期信号分離部６の出力である水平同期信号ＨＳＳ
でラッチすると、第１フィールドでは５ライン目で立ち
上がり、第２フィールドでは２６７ライン目で立ち下が
る書き込み制御信号ＷＥ１が得られる。以上のようにし
て、書き込み制御信号ＷＥ１は垂直同期区間（垂直同期
パルスの区間）の開始点直後から１番目の水平同期信号
ＨＳＳの位置で生成される。
水平同期信号分離部６の出力である水平同期信号ＨＳＳ
でラッチすると、第１フィールドでは５ライン目で立ち
上がり、第２フィールドでは２６７ライン目で立ち下が
る書き込み制御信号ＷＥ１が得られる。以上のようにし
て、書き込み制御信号ＷＥ１は垂直同期区間（垂直同期
パルスの区間）の開始点直後から１番目の水平同期信号
ＨＳＳの位置で生成される。
【００１９】入力映像信号のフィールド順序を検出する
検出部７の結果が同順であった場合、図２に示す書き込
み制御信号ＷＥ１をそのままメモリ５へ出力する。図４
にメモリ５の番地およびデータを示す。入力映像信号
は、Ａ／Ｄ変換部３にてデジタル信号に変換され、デジ
タル映像信号処理部４で信号処理をされた後、前記書き
込み制御信号ＷＥ１に基づき、図４（ａ）に示す第１の
メモリ領域のｆ１−０２３、ｆ１−０２４・・・の番地
に第１フィールドのデータを、また、第２のメモリ領域
のｆ２−２８５、ｆ２−２８６・・・番地に第２フィー
ルドのデータをそれぞれ書き込む。ここで、第１のメモ
リ領域への書き込みタイミングを制御する信号を第１の
書き込み制御信号と呼び、第２のメモリ領域への書き込
みタイミングを制御する信号を第２の書き込み制御信号
と呼ぶ。
検出部７の結果が同順であった場合、図２に示す書き込
み制御信号ＷＥ１をそのままメモリ５へ出力する。図４
にメモリ５の番地およびデータを示す。入力映像信号
は、Ａ／Ｄ変換部３にてデジタル信号に変換され、デジ
タル映像信号処理部４で信号処理をされた後、前記書き
込み制御信号ＷＥ１に基づき、図４（ａ）に示す第１の
メモリ領域のｆ１−０２３、ｆ１−０２４・・・の番地
に第１フィールドのデータを、また、第２のメモリ領域
のｆ２−２８５、ｆ２−２８６・・・番地に第２フィー
ルドのデータをそれぞれ書き込む。ここで、第１のメモ
リ領域への書き込みタイミングを制御する信号を第１の
書き込み制御信号と呼び、第２のメモリ領域への書き込
みタイミングを制御する信号を第２の書き込み制御信号
と呼ぶ。
【００２０】次に、入力映像信号のフィールドの順序が
規定の順序と逆になる逆順フィールド期間について説明
する。図３は、逆順フィールド期間における図１の各部
の信号波形を示すタイムチャートである。書き込み制御
信号ＷＥ１は、最初にリセットパルス生成部９によって
入力映像信号のフィールドの順序に従った極性にリセッ
トされた後は、フィールドに関係なく、垂直同期信号Ｖ
ＳＳが来る度に１、０を交互に繰り返すため、それ以降
では、入力映像信号の初期のフィールド順序と同じ状態
が続く。従って、逆順フィールド期間では、図３に示す
ように入力映像信号のフィールドに対するＷＥ１の１、
０の関係が逆になる。
規定の順序と逆になる逆順フィールド期間について説明
する。図３は、逆順フィールド期間における図１の各部
の信号波形を示すタイムチャートである。書き込み制御
信号ＷＥ１は、最初にリセットパルス生成部９によって
入力映像信号のフィールドの順序に従った極性にリセッ
トされた後は、フィールドに関係なく、垂直同期信号Ｖ
ＳＳが来る度に１、０を交互に繰り返すため、それ以降
では、入力映像信号の初期のフィールド順序と同じ状態
が続く。従って、逆順フィールド期間では、図３に示す
ように入力映像信号のフィールドに対するＷＥ１の１、
０の関係が逆になる。
【００２１】そこで、書き込み制御信号生成部８では、
ＷＥ１と、ＷＥ１をラッチ回路８ｃにて水平同期信号Ｈ
ＳＳでラッチすることにより１ライン（すなわち１水平
周期分）遅延させた信号ＷＥ２とをゲート回路８ｄで論
理積の処理をした信号を作り、これを書き込み制御信号
として出力する。その結果、書き込み制御信号の立ち上
がり位置、すなわち第１のメモリ領域への書き込み制御
信号の生成位置は、ＷＥ１に対して１ライン遅延したも
のとなる。
ＷＥ１と、ＷＥ１をラッチ回路８ｃにて水平同期信号Ｈ
ＳＳでラッチすることにより１ライン（すなわち１水平
周期分）遅延させた信号ＷＥ２とをゲート回路８ｄで論
理積の処理をした信号を作り、これを書き込み制御信号
として出力する。その結果、書き込み制御信号の立ち上
がり位置、すなわち第１のメモリ領域への書き込み制御
信号の生成位置は、ＷＥ１に対して１ライン遅延したも
のとなる。
【００２２】以上のようにして、検出部７で同順フィー
ルド期間か逆順フィールド期間かを検出した出力によ
り、ラッチ回路８ｂの出力信号とゲート回路８ｄの出力
信号とをスイッチ８ｅで切り換えて、書き込み制御信号
として出力する。以上のように、第１のメモリ領域への
書き込み制御信号は、同順フィールド期間では、垂直同
期区間（垂直同期パルスの区間）の開始点直後から１番
目の水平同期信号ＨＳＳの位置で生成し、逆順フィール
ド期間では、垂直同期区間の開始点直後から２番目のＨ
ＳＳの位置で生成している。
ルド期間か逆順フィールド期間かを検出した出力によ
り、ラッチ回路８ｂの出力信号とゲート回路８ｄの出力
信号とをスイッチ８ｅで切り換えて、書き込み制御信号
として出力する。以上のように、第１のメモリ領域への
書き込み制御信号は、同順フィールド期間では、垂直同
期区間（垂直同期パルスの区間）の開始点直後から１番
目の水平同期信号ＨＳＳの位置で生成し、逆順フィール
ド期間では、垂直同期区間の開始点直後から２番目のＨ
ＳＳの位置で生成している。
【００２３】その結果、図４（ｂ）に示すように、逆順
フィールド期間、第１のメモリ領域の各メモリ番地には
第２フィールドのデータが１ライン繰り上げられて書き
込まれる。すなわち、ｆ１−０２３の番地には、従来２
３Ｈ目のデータと入れ替わっていた２８５Ｈ目のデータ
より１ライン繰り上がった２８６ライン目のデータが書
き込まれ、同様にｆ１−０２４の番地には２８７ライン
目のデータが書き込まれる。また、第１フィールドのデ
ータの書き込みは従来と同じで、ｆ２−２８５番地に第
１フィールドの２３ライン目のデータが書き込まれ、ｆ
２−２８６番地に２４ライン目のデータがそれぞれ書き
込まれる。
フィールド期間、第１のメモリ領域の各メモリ番地には
第２フィールドのデータが１ライン繰り上げられて書き
込まれる。すなわち、ｆ１−０２３の番地には、従来２
３Ｈ目のデータと入れ替わっていた２８５Ｈ目のデータ
より１ライン繰り上がった２８６ライン目のデータが書
き込まれ、同様にｆ１−０２４の番地には２８７ライン
目のデータが書き込まれる。また、第１フィールドのデ
ータの書き込みは従来と同じで、ｆ２−２８５番地に第
１フィールドの２３ライン目のデータが書き込まれ、ｆ
２−２８６番地に２４ライン目のデータがそれぞれ書き
込まれる。
【００２４】これらのデータを読み出して、テレビ画面
上に表示した映像例について説明する。図５は、テレビ
画面上に表示した映像の概念図であり、（ａ）は入力映
像信号の映像であり、（ｂ）はデジタル映像信号処理装
置の出力の映像である。同図からわかるように、映像中
の斜め線は従来のようなギザギザにならず、元の斜め線
に近い映像になっている。
上に表示した映像例について説明する。図５は、テレビ
画面上に表示した映像の概念図であり、（ａ）は入力映
像信号の映像であり、（ｂ）はデジタル映像信号処理装
置の出力の映像である。同図からわかるように、映像中
の斜め線は従来のようなギザギザにならず、元の斜め線
に近い映像になっている。
【００２５】以上のように、書き込み制御信号として、
ＷＥ１を出力するか、上記論理積した信号を出力するか
は、検出部７の結果により切り換えられ、フィールド順
序が同順の場合はＷＥ１を出力し、逆順の場合は、上記
論理積した信号を出力する。以上のように、本実施例の
デジタル映像信号処理装置によれば、逆順フィールド期
間でも、書き込み制御信号を１ライン分遅らせることに
より、画質の劣化を防止できる。
ＷＥ１を出力するか、上記論理積した信号を出力するか
は、検出部７の結果により切り換えられ、フィールド順
序が同順の場合はＷＥ１を出力し、逆順の場合は、上記
論理積した信号を出力する。以上のように、本実施例の
デジタル映像信号処理装置によれば、逆順フィールド期
間でも、書き込み制御信号を１ライン分遅らせることに
より、画質の劣化を防止できる。
【００２６】なお、本実施例では、書き込み制御信号
は、フィールド順序が同順か逆順かにより、垂直同期区
間の開始点直後から１番目または２番目のＨＳＳの位置
で生成しているが、これは各々の書き込み制御信号間の
相対関係に意味があるため、一般には、垂直同期区間の
開始点直後からＮ（Ｎは正整数）番目またはＮ＋１番目
の位置に生成すればよい。
は、フィールド順序が同順か逆順かにより、垂直同期区
間の開始点直後から１番目または２番目のＨＳＳの位置
で生成しているが、これは各々の書き込み制御信号間の
相対関係に意味があるため、一般には、垂直同期区間の
開始点直後からＮ（Ｎは正整数）番目またはＮ＋１番目
の位置に生成すればよい。
【００２７】また、本実施例では、逆順フィールド期間
の場合、第２フィールドにおける書き込み制御信号の立
ち上がり部を遅延させるとしているが、第１フィールド
における書き込み制御信号の立ち下がり部を進めてもよ
い。また、以上の実施例では、規定のフィールド順序と
して、映像入力信号の初期におけるフィールド順序を用
いているが、これに限らず、例えば、途中で何らかの方
法で指定した時点におけるフィールド順序を用いても良
いし、また、外部から別途入力した基準映像信号のフィ
ールド順序を用いても良い。
の場合、第２フィールドにおける書き込み制御信号の立
ち上がり部を遅延させるとしているが、第１フィールド
における書き込み制御信号の立ち下がり部を進めてもよ
い。また、以上の実施例では、規定のフィールド順序と
して、映像入力信号の初期におけるフィールド順序を用
いているが、これに限らず、例えば、途中で何らかの方
法で指定した時点におけるフィールド順序を用いても良
いし、また、外部から別途入力した基準映像信号のフィ
ールド順序を用いても良い。
【００２８】ところで、メモリ書き込み制御信号は、あ
る程度の遅れは許される。メモリが正しく動作するため
に、メモリ書き込み制御信号の遅れの許される範囲は、
図３に示すＷＥ１もしくはＷＥ２の位相から１ライン
（ＨＳＳ１周期分）未満の範囲である。この性質を用い
て書き込み制御信号生成部を簡単にした、本発明の第２
の実施例について、図面を参照しながら説明する。
る程度の遅れは許される。メモリが正しく動作するため
に、メモリ書き込み制御信号の遅れの許される範囲は、
図３に示すＷＥ１もしくはＷＥ２の位相から１ライン
（ＨＳＳ１周期分）未満の範囲である。この性質を用い
て書き込み制御信号生成部を簡単にした、本発明の第２
の実施例について、図面を参照しながら説明する。
【００２９】図６は、本発明の第２の実施例におけるデ
ジタル映像信号処理装置の構成図である。図６におい
て、図８に示した従来例と同一箇所には同一番号を付し
て説明を省略する。１０は書き込み制御信号生成部であ
る。以上のように構成された本実施例のデジタル映像信
号処理装置の動作を、図６、図７を用いて説明する。図
７は、図６のデジタル映像信号処理装置の各部の信号波
形を示すタイムチャートであり、（ａ）は同順フィール
ド期間の場合、（ｂ）は逆順フィールド期間の場合を示
す。同順フィールド期間の入力映像信号の複合同期信号
ＣＳＹＮＣに対して、第１の書き込み制御信号であるＷ
Ｅの立ち上がり部の位相の許容される範囲は、図７
（ａ）に示す第１フィールドのＡの範囲（これは図２
（ａ）のＷＥ１の立ち上がりから１ラインの範囲に相当
する）であり、また、逆順フィールド期間では、図７
（ｂ）に示す第２フィールドのＢの範囲（これは図３
（ｂ）のＷＥ２の立ち上がりから１ラインの範囲に相当
する）である。
ジタル映像信号処理装置の構成図である。図６におい
て、図８に示した従来例と同一箇所には同一番号を付し
て説明を省略する。１０は書き込み制御信号生成部であ
る。以上のように構成された本実施例のデジタル映像信
号処理装置の動作を、図６、図７を用いて説明する。図
７は、図６のデジタル映像信号処理装置の各部の信号波
形を示すタイムチャートであり、（ａ）は同順フィール
ド期間の場合、（ｂ）は逆順フィールド期間の場合を示
す。同順フィールド期間の入力映像信号の複合同期信号
ＣＳＹＮＣに対して、第１の書き込み制御信号であるＷ
Ｅの立ち上がり部の位相の許容される範囲は、図７
（ａ）に示す第１フィールドのＡの範囲（これは図２
（ａ）のＷＥ１の立ち上がりから１ラインの範囲に相当
する）であり、また、逆順フィールド期間では、図７
（ｂ）に示す第２フィールドのＢの範囲（これは図３
（ｂ）のＷＥ２の立ち上がりから１ラインの範囲に相当
する）である。
【００３０】そこで、フィールド順序の同順、逆順にか
かわらず双方のＷＥの立ち上がり部の位相を満足する範
囲は、上記範囲Ａ、Ｂの重なる範囲Ｃであるため、書き
込み制御信号生成部１０で、書き込み制御信号ＷＥの立
ち上がり部の位相が図７に示すＣの範囲になるように生
成をし、前記メモリ５へ出力する。このＣの範囲は、垂
直同期区間の開始点からの遅れが１．５ライン以上２．
０ライン未満となる範囲である。
かわらず双方のＷＥの立ち上がり部の位相を満足する範
囲は、上記範囲Ａ、Ｂの重なる範囲Ｃであるため、書き
込み制御信号生成部１０で、書き込み制御信号ＷＥの立
ち上がり部の位相が図７に示すＣの範囲になるように生
成をし、前記メモリ５へ出力する。このＣの範囲は、垂
直同期区間の開始点からの遅れが１．５ライン以上２．
０ライン未満となる範囲である。
【００３１】一方、第２の書き込み制御信号であるＷＥ
の立ち下がり部の位相については、第１の実施例と同様
に、垂直同期区間の開始点直後から１番目のＨＳＳの位
置でも良いし、また、メモリ書き込み制御信号の許され
る範囲により、垂直同期区間の開始点からの遅れが１ラ
イン以上１．５ライン未満となる位置でも良い。入力映
像信号は、Ａ／Ｄ変換部３にてデジタル信号に変換され
た後に、デジタル映像信号処理部４で所定の信号処理を
された後、前記メモリ５に入力され、前記書き込み制御
信号ＷＥに基づき、図４に示すように第１の実施例と同
様に書き込まれる。
の立ち下がり部の位相については、第１の実施例と同様
に、垂直同期区間の開始点直後から１番目のＨＳＳの位
置でも良いし、また、メモリ書き込み制御信号の許され
る範囲により、垂直同期区間の開始点からの遅れが１ラ
イン以上１．５ライン未満となる位置でも良い。入力映
像信号は、Ａ／Ｄ変換部３にてデジタル信号に変換され
た後に、デジタル映像信号処理部４で所定の信号処理を
された後、前記メモリ５に入力され、前記書き込み制御
信号ＷＥに基づき、図４に示すように第１の実施例と同
様に書き込まれる。
【００３２】以上のように、本実施例のデジタル映像信
号処理装置によれば、第１の書き込み制御信号を、同順
フィールド期間で許される範囲と逆順フィールド期間で
許される範囲との共通範囲に生成することにより、逆順
フィールド期間の画質の劣化を防止できるが、第１の実
施例と比較して、複数の書き込み制御信号を用意する必
要がなくなるため、書き込み制御信号生成部が簡単にな
る。
号処理装置によれば、第１の書き込み制御信号を、同順
フィールド期間で許される範囲と逆順フィールド期間で
許される範囲との共通範囲に生成することにより、逆順
フィールド期間の画質の劣化を防止できるが、第１の実
施例と比較して、複数の書き込み制御信号を用意する必
要がなくなるため、書き込み制御信号生成部が簡単にな
る。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
のデジタル映像信号処理装置によれば、入力映像信号の
フィールドが規定の順序で交互に繰り返される期間以外
では、第１のメモリ領域への第２フィールドの書き込み
タイミングが１水平周期分遅れることにより、フィール
ド不連続部が存在しても画質の劣化が生じないという優
れた効果を有する。
のデジタル映像信号処理装置によれば、入力映像信号の
フィールドが規定の順序で交互に繰り返される期間以外
では、第１のメモリ領域への第２フィールドの書き込み
タイミングが１水平周期分遅れることにより、フィール
ド不連続部が存在しても画質の劣化が生じないという優
れた効果を有する。
【図１】本発明の第１の実施例におけるデジタル映像信
号処理装置の構成図
号処理装置の構成図
【図２】図１の同順フィールド期間の各部の信号波形を
示すタイムチャート
示すタイムチャート
【図３】図１の逆順フィールド期間の各部の信号波形を
示すタイムチャート
示すタイムチャート
【図４】図１のメモリ番地およびデータを示すメモリ番
地図
地図
【図５】図１の逆順フィールド期間のテレビ画面上の映
像を示す概念図
像を示す概念図
【図６】本発明の第２の実施例におけるデジタル映像信
号処理装置の構成図
号処理装置の構成図
【図７】図６の各部の信号波形を示すタイムチャート
【図８】従来のデジタル映像信号処理装置の構成図
【図９】図８の各部の信号波形を示すタイムチャート
【図１０】図８のメモリ番地およびデータを示すメモリ
番地図
番地図
【図１１】図８の逆順フィールド期間のテレビ画面上の
映像を示す概念図
映像を示す概念図
１ 垂直同期信号分離部 ２ 書き込み制御信号生成部 ３ Ａ／Ｄ変換部 ４ デジタル映像信号処理部 ５ メモリ ６ 水平同期信号分離部 ７ 検出部 ８ 書き込み制御信号生成部 ９ リセットパルス生成部 １０ 書き込み制御信号生成部
Claims (10)
- 【請求項１】 第１フィールドおよび第２フィールドを
含む入力映像信号を記憶するための第１のメモリ領域お
よび第２のメモリ領域を有するメモリと、前記入力映像
信号の複合同期信号から前記第１のメモリ領域への書き
込みタイミングを制御するための第１の書き込み制御信
号および前記第２のメモリ領域への書き込みタイミング
を制御するための第２の書き込み制御信号を生成する書
き込み制御信号生成部とを備え、前記書き込み制御信号
生成部は、前記入力映像信号のフィールドが規定の順序
で交互に繰り返される期間において生成する第１の書き
込み制御信号の生成位置に対して、前記期間以外の期間
において生成する第１の書き込み制御信号の生成位置を
１水平周期分遅らせたことを特徴とするデジタル映像信
号処理装置。 - 【請求項２】 規定の順序が、入力映像信号の初期のフ
ィールドの順序であることを特徴とする請求項１に記載
のデジタル映像信号処理装置。 - 【請求項３】 規定の順序が、基準映像信号のフィール
ドの順序であることを特徴とする請求項１に記載のデジ
タル映像信号処理装置。 - 【請求項４】 書き込み制御信号生成部は、入力映像信
号のフィールドが規定の順序で交互に繰り返される期間
において生成する第１の書き込み制御信号の生成位置を
複合同期信号の垂直同期区間の開始点直後からＮ（Ｎは
正の整数）番目の水平同期の位置とし、前記期間以外の
期間において生成する第１の書き込み制御信号の生成位
置を複合同期信号の垂直同期区間の開始点直後からＮ＋
１番目の水平同期の位置とすることを特徴とする請求項
１ないし請求項３のいずれかに記載のデジタル映像信号
処理装置。 - 【請求項５】 書き込み制御信号生成部は、第１の書き
込み制御信号および第２の書き込み制御信号を、複合同
期信号から分離した垂直同期信号を入力とするトグルカ
ウンタの出力信号を前記複合同期信号から分離した水平
同期信号でラッチして得られるラッチ出力により生成す
ることを特徴とする請求項１ないし請求項４のいずれか
に記載のデジタル映像信号処理装置。 - 【請求項６】 トグルカウンターを入力映像信号もしく
は基準映像信号の初期のフィールドを検出したパルスで
リセットするリセットパルス生成部を備えたことを特徴
とする請求項５に記載のデジタル映像信号処理装置。 - 【請求項７】 書き込み制御信号生成部は、第１の書き
込み制御信号および第２の書き込み制御信号を、ラッチ
出力と前記ラッチ出力を前記複合同期信号から分離した
水平同期信号でラッチした信号との論理処理により生成
することを特徴とする請求項５または請求項６に記載の
デジタル映像信号処理装置。 - 【請求項８】 第１フィールドおよび第２フィールドを
含む入力映像信号を記憶するための第１のメモリ領域お
よび第２のメモリ領域を有するメモリと、前記入力映像
信号の複合同期信号から前記第１のメモリ領域への書き
込みタイミングを制御するための第１の書き込み制御信
号および前記第２のメモリ領域への書き込みタイミング
を制御するための第２の書き込み制御信号を生成する書
き込み制御信号生成部とを備え、前記書き込み制御信号
生成部は、第１の書き込み制御信号の生成位置を前記複
合同期信号の垂直同期区間の開始点からの遅れがＮ（Ｎ
は正の整数）＋１／２水平周期分以上Ｎ＋１水平周期分
未満となる範囲に生成することを特徴とするデジタル映
像信号処理装置。 - 【請求項９】 書き込み制御信号生成部が、第２の書き
込み制御信号の生成位置を複合同期信号の垂直同期区間
の開始点直後からＮ番目の水平同期位置に生成すること
を特徴とする請求項８に記載のデジタル映像信号処理装
置。 - 【請求項１０】 書き込み制御信号生成部が、第２の書
き込み制御信号の生成位置を複合同期信号の垂直同期区
間の開始点からの遅れがＮ水平周期分以上Ｎ＋２／１水
平周期分未満となる範囲に生成することを特徴とする請
求項８に記載のデジタル映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493495A JP3708165B2 (ja) | 1995-06-01 | 1995-06-01 | デジタル映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493495A JP3708165B2 (ja) | 1995-06-01 | 1995-06-01 | デジタル映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331454A true JPH08331454A (ja) | 1996-12-13 |
| JP3708165B2 JP3708165B2 (ja) | 2005-10-19 |
Family
ID=15139981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13493495A Expired - Fee Related JP3708165B2 (ja) | 1995-06-01 | 1995-06-01 | デジタル映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3708165B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182833A (ja) * | 2012-05-24 | 2012-09-20 | Renesas Electronics Corp | パラレルデータ出力制御回路及び半導体装置 |
-
1995
- 1995-06-01 JP JP13493495A patent/JP3708165B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182833A (ja) * | 2012-05-24 | 2012-09-20 | Renesas Electronics Corp | パラレルデータ出力制御回路及び半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3708165B2 (ja) | 2005-10-19 |
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