JP3708165B2

JP3708165B2 - デジタル映像信号処理装置

Info

Publication number: JP3708165B2
Application number: JP13493495A
Authority: JP
Inventors: 良一高平
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-06-01
Filing date: 1995-06-01
Publication date: 2005-10-19
Anticipated expiration: 2020-10-19
Also published as: JPH08331454A

Description

【０００１】
【産業上の利用分野】
本発明は、メモリを使用したデジタル映像信号処理装置に関する。
【０００２】
【従来の技術】
近年、映像信号を処理する回路として、アナログ映像信号処理回路に代わり、多機能でかつ回路規模も少なくて済むデジタル映像信号処理回路が用いられるようになって来た。デジタル映像信号処理回路では、通常、映像信号のメモリへの書き込み読み出しが行われる。ＮＴＳＣ方式やＰＡＬ方式等の映像信号は、第１フィールドと第２フィールド（例えば奇数フィールドと偶数フィールド）とが規定の順序で交互に繰り返される。しかし、途中で、フィールド順序が逆の映像信号に切り換えられた時には、そこでフィールドが不連続となる。このフィールドが規定の順序と同一の順序で交互に繰り返される期間を以降同順フィールド期間と呼び、これとは逆の順序で交互に繰り返される期間を以降逆順フィールド期間と呼ぶ。このようなフィールドが不連続となる映像信号に対しても、正しく動作するデジタル映像信号処理が求められている。
【０００３】
以下、従来のデジタル映像信号処理装置について、図面を参照しながら説明する。
図８は、従来のデジタル映像信号処理装置の構成を示すブロック図である。図８において、入力映像信号は第１フィールドと第２フィールドとを含み、１は入力映像信号から垂直同期信号を分離する垂直同期信号分離部、３はアナログ信号の入力映像信号をデジタル信号に変換するＡ／Ｄ変換部、４はＡ／Ｄ変換部３からのデジタル映像信号を処理するデジタル映像信号処理部、５はデジタル映像信号処理部４で処理された信号を書き込むメモリであり、第１フィールドの信号を書き込む第１のメモリ領域と、第２フィールドの信号を書き込む第２のメモリ領域とを含む。６は入力映像信号から水平同期信号を分離する水平同期信号分離部である。２は、垂直同期信号分離部１からの垂直同期信号および水平同期信号分離部６からの水平同期信号により、メモリ５への書き込みタイミングを制御するための書き込み制御信号を生成する書き込み制御信号生成部である。
【０００４】
以上のように構成されたデジタル映像信号処理装置の動作について、以下図９を用いて説明する。
図９は、図８のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートであり、（ａ）は第１フィールドの開始部を示し、（ｂ）は第２フィールドの開始部を示す。図９においてＣＳＹＮＣは、入力映像信号中の複合同期信号であり、各フィールドの開始位置から順に３水平周期分の等化パルス、３水平周期分の垂直同期パルス、３水平周期分の等化パルスが並んでおり、その後に水平同期パルスで始まる各ラインの映像信号が並ぶ。ＨＳＳは水平同期信号分離部６の出力信号である水平同期信号であり、複合同期信号ＣＳＹＮＣの水平同期パルスに同期している。ＶＳＳは垂直同期信号分離部１の出力信号である垂直同期信号であり、複合同期信号の垂直同期パルスの区間に対応している。ＷＥは書き込み制御信号生成部２で生成する書き込み制御信号であり、図９（ａ）に示す立ち上がり部で、第１のメモリ領域への書き込みタイミングを制御し、図９（ｂ）に示すたち下がり部で第２のメモリ領域への書き込みタイミングを制御する。
【０００５】
まず、入力映像信号中の複合同期信号ＣＳＹＮＣから、垂直同期信号分離部１にて垂直同期信号ＶＳＳを抜き取ると共に、水平同期信号分離部６にて水平同期信号ＨＳＳを抜き取る。次に、書き込み制御信号生成部２にて、ＶＳＳの０レベルでのＨＳＳの最初の立ち下がりエッジでトグル動作をさせることにより、書き込み制御信号ＷＥを生成する。
【０００６】
入力映像信号は、Ａ／Ｄ変換部３にてデジタル信号に変換され、デジタル映像信号処理部４で信号処理をされた後、前記書き込み制御信号ＷＥに基づき、メモリ５に書き込まれる。
上記従来のデジタル映像信号処理装置では、書き込み制御信号ＷＥは、図９に示すように、第１フィールドのとき１となり、第２フィールドのとき０となる。
【０００７】
そして、入力映像信号が、放送規格ＲＳ−１７０に準じて常に第１フィールドと第２フィールドとを連続して交互に繰り返す信号（標準信号）である場合、書き込み制御信号ＷＥは、常に１、０を交互に繰り返す。
信号処理後のデータは、前記書き込み制御信号ＷＥに基づいて、メモリ５の図１０（ａ）に示す番地に書き込まれる。すなわち、図９（ａ）に示す書き込み制御信号ＷＥの立ち上がりタイミングに応じて、第１フィールドのデータである２３、２４・・・ライン目のデータを、それぞれ第１のメモリ領域のｆ１−０２３、ｆ１−０２４・・・番地に書き込み、図９（ｂ）に示す書き込み制御信号ＷＥの立ち下がりタイミングに応じて、第２フィールドのデータである２８５、２８６・・・ライン目のデータを、それぞれを第２のメモリ領域のｆ２−２８５、ｆ２−２８６・・・番地に書き込む。ここで、第１のメモリ領域への書き込みタイミングを制御する信号を第１の書き込み制御信号と呼び、第２のメモリ領域への書き込みタイミングを制御する信号を第２の書き込み制御信号と呼ぶ。
【０００８】
ところで、前記書き込み制御信号生成部２では、ＷＥは最初に入力映像信号のフィールドを検出して１または０に設定されれば、以降はフィールドに関係なく垂直同期信号ＶＳＳが入力される毎に常に１、０を交互に繰り返して生成される。これは、このデジタル映像信号処理装置の後に、映像記録再生装置または映像表示装置がつながる場合、フィールド不連続部で垂直同期が乱れることによる画像乱れを防止するためである。
【０００９】
【発明が解決しようとする課題】
しかしながら、フィールド不連続部以降の逆順フィールド期間においては以下のような問題が生じる。
書き込み制御信号生成部１０において、ＷＥは最初に入力映像信号のフィールドを検出して１または０に設定されれば、以降はフィールドに関係なく垂直同期信号ＶＳＳが入力される毎に常に１、０を交互に繰り返して生成されるため、逆順フィールド期間の書き込み制御信号も、同順フィールド期間に連続性を持たせて生成される。例えば入力映像信号のフィールド番号が１２２１２・・・の順で入力された場合、書き込み制御信号ＷＥは順に、１０１０１・・・となり、また入力映像信号のフィールド番号が１２１１２・・・の順で入力された場合も同様に、ＷＥは順に１０１０１・・・となる。つまり、逆順フィールド期間での書き込み制御信号ＷＥは、第１フィールドのとき０、第２フィールドのとき１となり、ＷＥに対する第１、第２フィールドの関係が逆転する。
【００１０】
ＷＥに対する第１、第２フィールドの関係が逆転すると、図１０（ｂ）に示す様に、本来第１フィールドの２３ライン目のデータが書き込まれるｆ１−０２３番地に第２フィールドの２８５ライン目のデータが書き込まれ、一方、本来第２フィールドの２８５ライン目のデータが書き込まれるｆ２−２８５番地に第１フィールドの２３ライン目のデータが書き込まれてしまう。
【００１１】
このデータを読み出してテレビ画面上に表示した映像を図１１に示す。図１１（ａ）に示す入力映像信号は、画面上２３ラインより２８５ラインの方が上に、また、同様に２４ラインより２８６ラインの方が上になっている。しかし、メモリから読み出す場合は、番地に対応したデータが書き込まれているという前提で読み出されるため、例えば、ｆ１−０２３の番地のデータが第２フィールドの２８５ライン目のデータであっても、第１フィールドの２３ライン目に、また、ｆ２−２８５番地のデータが第１フィールドの２３ライン目のデータであっても、第２フィールドの２８５ライン目に読み出される。その結果、デジタル映像信号処理回路の出力は、（ｂ）に示すように、２８５ライン目のデータより２３ライン目のデータの方が上に、また同様に２８６ライン目のデータより２４ライン目のデータの方が上になり、第１フィールドのラインと第２フィールドのラインとが入れ替わった映像となる。その結果、例えば図１１（ａ）に示す様な斜め線が、（ｂ）に示す様なギザギザの線となり、画質が劣化してしまうと言う問題があった。
【００１２】
本発明は上記の問題を解決するもので、入力映像信号のフィールド順序が逆になった期間でも、画質の劣化を生じないデジタル映像信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明のデジタル映像信号処理装置は、第１フィールドおよび第２フィールドを含む入力映像信号を記憶するための第１のメモリ領域および第２のメモリ領域を有するメモリと、前記入力映像信号の複合同期信号から前記第１のメモリ領域への書き込みタイミングを制御するための第１の書き込み制御信号および前記第２のメモリ領域への書き込みタイミングを制御するための第２の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
（ア）前記書き込み制御信号生成部は、前記入力映像信号のフィールドがＮＴＳＣ方式に準じて第１フィールドと第２フィールドとが規定の順序で交互に繰り返される同順フィールド期間において生成する第１の書き込み制御信号の生成位置に対して、前記入力映像信号のフィールドが同順フィールド期間とは逆の順序で交互に繰り返される逆順フィールド期間において生成する第１の書き込み制御信号の生成位置を１水平周期分遅らせたものである。
（イ）前記書き込み制御信号生成部は、第１の書き込み制御信号の生成位置を前記複合同期信号の垂直同期区間の開始点からの遅れがＮ（Ｎは正の整数）＋１／２水平周期分以上Ｎ＋１水平周期分未満となる範囲に生成するものである。
【００１４】
【作用】
上記構成のデジタル映像信号処理装置は、入力映像信号のフィールドが規定の順序で交互に繰り返される期間以外では、第１のメモリ領域への第２フィールドの書き込みタイミングが１水平周期分遅れることにより、フィールド不連続部が存在しても画質の劣化が生じない。
【００１５】
【実施例】
以下、本発明の一実施例について、図面を参照しながら説明する。
図１は、本発明の第１の実施例におけるデジタル映像信号処理装置の構成を示すブロック図である。図１において、図８に示した従来例と同一箇所には同一番号を付して説明を省略する。７は入力映像信号のフィールドの順序が規定の順序に対して同順か逆順かを検出する検出部である。８は垂直同期信号分離部１からの垂直同期信号、水平同期信号分離部６からの水平同期信号および検出部７の検出出力により、メモリ５への書き込みタイミングを制御するための書き込み制御信号を生成する書き込み制御信号生成部である。９は書き込み制御信号の初期極性を決定するリセットパルス生成部である。ここで、規定の順序として、入力映像信号の初期におけるフィールド順序を用いている。
【００１６】
以上のように構成された本実施例のデジタル映像信号処理装置の動作を、図２ないし図５を用いて説明する。
まず、入力映像信号のフィールド順序が規定の順序と同一の順序で繰り返される同順フィールド期間について説明する。図２は、同順フィールド期間における図１のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートである。
【００１７】
まず、垂直同期信号分離部１では、入力映像信号の複合同期信号ＣＳＹＮＣから、垂直同期信号ＶＳＳを抜き取ると共に、水平同期信号分離部６にて水平同期信号ＨＳＳを抜き取り、書き込み制御信号生成部８へ出力する。書き込み制御信号生成部８では、垂直同期信号ＶＳＳにより、トグルカウンター８ａにてトグル動作をする。リセットパルス生成部９では、入力映像信号が入力された初期時にのみ第１フィールドを検出したパルスを出力する。書き込み制御信号生成部８では、このリセットパルス出力部９の出力でトグルカウンター８ａにリセットをかけると、トグルカウンター８ａの出力より第１フィールドで１となる出力を得ることが出来る。また、前記トグルカウンター８ａは、リセットパルス入力後は前記垂直同期信号ＶＳＳによりトグル動作をし、常に第１フィールドで１となり第２フィールドで０となる出力が得られる。
【００１８】
この得られた信号をラッチ回路８ｂにて、水平同期信号分離部６の出力である水平同期信号ＨＳＳでラッチすると、第１フィールドでは５ライン目で立ち上がり、第２フィールドでは２６７ライン目で立ち下がる書き込み制御信号ＷＥ１が得られる。以上のようにして、書き込み制御信号ＷＥ１は垂直同期区間（垂直同期パルスの区間）の開始点直後から１番目の水平同期信号ＨＳＳの位置で生成される。
【００１９】
入力映像信号のフィールド順序を検出する検出部７の結果が同順であった場合、図２に示す書き込み制御信号ＷＥ１をそのままメモリ５へ出力する。図４にメモリ５の番地およびデータを示す。
入力映像信号は、Ａ／Ｄ変換部３にてデジタル信号に変換され、デジタル映像信号処理部４で信号処理をされた後、前記書き込み制御信号ＷＥ１に基づき、図４（ａ）に示す第１のメモリ領域のｆ１−０２３、ｆ１−０２４・・・の番地に第１フィールドのデータを、また、第２のメモリ領域のｆ２−２８５、ｆ２−２８６・・・番地に第２フィールドのデータをそれぞれ書き込む。ここで、第１のメモリ領域への書き込みタイミングを制御する信号を第１の書き込み制御信号と呼び、第２のメモリ領域への書き込みタイミングを制御する信号を第２の書き込み制御信号と呼ぶ。
【００２０】
次に、入力映像信号のフィールドの順序が規定の順序と逆になる逆順フィールド期間について説明する。
図３は、逆順フィールド期間における図１の各部の信号波形を示すタイムチャートである。
書き込み制御信号ＷＥ１は、最初にリセットパルス生成部９によって入力映像信号のフィールドの順序に従った極性にリセットされた後は、フィールドに関係なく、垂直同期信号ＶＳＳが来る度に１、０を交互に繰り返すため、それ以降では、入力映像信号の初期のフィールド順序と同じ状態が続く。従って、逆順フィールド期間では、図３に示すように入力映像信号のフィールドに対するＷＥ１の１、０の関係が逆になる。
【００２１】
そこで、書き込み制御信号生成部８では、ＷＥ１と、ＷＥ１をラッチ回路８ｃにて水平同期信号ＨＳＳでラッチすることにより１ライン（すなわち１水平周期分）遅延させた信号ＷＥ２とをゲート回路８ｄで論理積の処理をした信号を作り、これを書き込み制御信号として出力する。その結果、書き込み制御信号の立ち上がり位置、すなわち第１のメモリ領域への書き込み制御信号の生成位置は、ＷＥ１に対して１ライン遅延したものとなる。
【００２２】
以上のようにして、検出部７で同順フィールド期間か逆順フィールド期間かを検出した出力により、ラッチ回路８ｂの出力信号とゲート回路８ｄの出力信号とをスイッチ８ｅで切り換えて、書き込み制御信号として出力する。
以上のように、第１のメモリ領域への書き込み制御信号は、同順フィールド期間では、垂直同期区間（垂直同期パルスの区間）の開始点直後から１番目の水平同期信号ＨＳＳの位置で生成し、逆順フィールド期間では、垂直同期区間の開始点直後から２番目のＨＳＳの位置で生成している。
【００２３】
その結果、図４（ｂ）に示すように、逆順フィールド期間、第１のメモリ領域の各メモリ番地には第２フィールドのデータが１ライン繰り上げられて書き込まれる。すなわち、ｆ１−０２３の番地には、従来２３Ｈ目のデータと入れ替わっていた２８５Ｈ目のデータより１ライン繰り上がった２８６ライン目のデータが書き込まれ、同様にｆ１−０２４の番地には２８７ライン目のデータが書き込まれる。また、第１フィールドのデータの書き込みは従来と同じで、ｆ２−２８５番地に第１フィールドの２３ライン目のデータが書き込まれ、ｆ２−２８６番地に２４ライン目のデータがそれぞれ書き込まれる。
【００２４】
これらのデータを読み出して、テレビ画面上に表示した映像例について説明する。図５は、テレビ画面上に表示した映像の概念図であり、（ａ）は入力映像信号の映像であり、（ｂ）はデジタル映像信号処理装置の出力の映像である。同図からわかるように、映像中の斜め線は従来のようなギザギザにならず、元の斜め線に近い映像になっている。
【００２５】
以上のように、書き込み制御信号として、ＷＥ１を出力するか、上記論理積した信号を出力するかは、検出部７の結果により切り換えられ、フィールド順序が同順の場合はＷＥ１を出力し、逆順の場合は、上記論理積した信号を出力する。以上のように、本実施例のデジタル映像信号処理装置によれば、逆順フィールド期間でも、書き込み制御信号を１ライン分遅らせることにより、画質の劣化を防止できる。
【００２６】
なお、本実施例では、書き込み制御信号は、フィールド順序が同順か逆順かにより、垂直同期区間の開始点直後から１番目または２番目のＨＳＳの位置で生成しているが、これは各々の書き込み制御信号間の相対関係に意味があるため、一般には、垂直同期区間の開始点直後からＮ（Ｎは正整数）番目またはＮ＋１番目の位置に生成すればよい。
【００２７】
また、本実施例では、逆順フィールド期間の場合、第２フィールドにおける書き込み制御信号の立ち上がり部を遅延させるとしているが、第１フィールドにおける書き込み制御信号の立ち下がり部を進めてもよい。
また、以上の実施例では、規定のフィールド順序として、映像入力信号の初期におけるフィールド順序を用いているが、これに限らず、例えば、途中で何らかの方法で指定した時点におけるフィールド順序を用いても良い。
【００２８】
ところで、メモリ書き込み制御信号は、ある程度の遅れは許される。メモリが正しく動作するために、メモリ書き込み制御信号の遅れの許される範囲は、図３に示すＷＥ１もしくはＷＥ２の位相から１ライン（ＨＳＳ１周期分）未満の範囲である。この性質を用いて書き込み制御信号生成部を簡単にした、本発明の第２の実施例について、図面を参照しながら説明する。
【００２９】
図６は、本発明の第２の実施例におけるデジタル映像信号処理装置の構成図である。図６において、図８に示した従来例と同一箇所には同一番号を付して説明を省略する。１０は書き込み制御信号生成部である。
以上のように構成された本実施例のデジタル映像信号処理装置の動作を、図６、図７を用いて説明する。図７は、図６のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートであり、（ａ）は同順フィールド期間の場合、（ｂ）は逆順フィールド期間の場合を示す。同順フィールド期間の入力映像信号の複合同期信号ＣＳＹＮＣに対して、第１の書き込み制御信号であるＷＥの立ち上がり部の位相の許容される範囲は、図７（ａ）に示す第１フィールドのＡの範囲（これは図２（ａ）のＷＥ１の立ち上がりから１ラインの範囲に相当する）であり、また、逆順フィールド期間では、図７（ｂ）に示す第２フィールドのＢの範囲（これは図３（ｂ）のＷＥ２の立ち上がりから１ラインの範囲に相当する）である。
【００３０】
そこで、フィールド順序の同順、逆順にかかわらず双方のＷＥの立ち上がり部の位相を満足する範囲は、上記範囲Ａ、Ｂの重なる範囲Ｃであるため、書き込み制御信号生成部１０で、書き込み制御信号ＷＥの立ち上がり部の位相が図７に示すＣの範囲になるように生成をし、前記メモリ５へ出力する。このＣの範囲は、垂直同期区間の開始点からの遅れが１．５ライン以上２．０ライン未満となる範囲である。
【００３１】
一方、第２の書き込み制御信号であるＷＥの立ち下がり部の位相については、第１の実施例と同様に、垂直同期区間の開始点直後から１番目のＨＳＳの位置でも良いし、また、メモリ書き込み制御信号の許される範囲により、垂直同期区間の開始点からの遅れが１ライン以上１．５ライン未満となる位置でも良い。
入力映像信号は、Ａ／Ｄ変換部３にてデジタル信号に変換された後に、デジタル映像信号処理部４で所定の信号処理をされた後、前記メモリ５に入力され、前記書き込み制御信号ＷＥに基づき、図４に示すように第１の実施例と同様に書き込まれる。
【００３２】
以上のように、本実施例のデジタル映像信号処理装置によれば、第１の書き込み制御信号を、同順フィールド期間で許される範囲と逆順フィールド期間で許される範囲との共通範囲に生成することにより、逆順フィールド期間の画質の劣化を防止できるが、第１の実施例と比較して、複数の書き込み制御信号を用意する必要がなくなるため、書き込み制御信号生成部が簡単になる。
【００３３】
【発明の効果】
以上の説明から明らかなように、本発明のデジタル映像信号処理装置によれば、入力映像信号のフィールドが規定の順序で交互に繰り返される期間以外では、第１のメモリ領域への第２フィールドの書き込みタイミングが１水平周期分遅れることにより、フィールド不連続部が存在しても画質の劣化が生じないという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるデジタル映像信号処理装置の構成図
【図２】図１の同順フィールド期間の各部の信号波形を示すタイムチャート
【図３】図１の逆順フィールド期間の各部の信号波形を示すタイムチャート
【図４】図１のメモリ番地およびデータを示すメモリ番地図
【図５】図１の逆順フィールド期間のテレビ画面上の映像を示す概念図
【図６】本発明の第２の実施例におけるデジタル映像信号処理装置の構成図
【図７】図６の各部の信号波形を示すタイムチャート
【図８】従来のデジタル映像信号処理装置の構成図
【図９】図８の各部の信号波形を示すタイムチャート
【図１０】図８のメモリ番地およびデータを示すメモリ番地図
【図１１】図８の逆順フィールド期間のテレビ画面上の映像を示す概念図
【符号の説明】
１垂直同期信号分離部
２書き込み制御信号生成部
３Ａ／Ｄ変換部
４デジタル映像信号処理部
５メモリ
６水平同期信号分離部
７検出部
８書き込み制御信号生成部
９リセットパルス生成部
１０書き込み制御信号生成部

Claims

第１フィールドおよび第２フィールドを含む入力映像信号を記憶するための第１のメモリ領域および第２のメモリ領域を有するメモリと、
前記入力映像信号の複合同期信号から前記第１のメモリ領域への書き込みタイミングを制御するための第１の書き込み制御信号および前記第２のメモリ領域への書き込みタイミングを制御するための第２の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
前記書き込み制御信号生成部は、前記入力映像信号のフィールドがＮＴＳＣ方式に準じて第１フィールドと第２フィールドとが規定の順序で交互に繰り返される同順フィールド期間において生成する第１の書き込み制御信号の生成位置に対して、前記入力映像信号のフィールドが同順フィールド期間とは逆の順序で交互に繰り返される逆順フィールド期間において生成する第１の書き込み制御信号の生成位置を１水平周期分遅らせたことを特徴とするデジタル映像信号処理装置。
書き込み制御信号生成部は、前記同順フィールド期間において生成する第１の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からＮ（Ｎは正の整数）番目の水平同期の位置とし、前記逆順フィールド期間において生成する第１の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からＮ＋１番目の水平同期の位置とすることを特徴とする請求項１記載のデジタル映像信号処理装置。
書き込み制御信号生成部は、第１の書き込み制御信号および第２の書き込み制御信号を、複合同期信号から分離した垂直同期信号を入力とするトグルカウンターの出力信号を前記複合同期信号から分離した水平同期信号でラッチして得られるラッチ出力により生成することを特徴とする請求項１ないし請求項２のいずれかに記載のデジタル映像信号処理装置。
前記トグルカウンターを入力映像信号もしくは基準映像信号の初期のフィールドを検出したパルスでリセットするリセットパルス生成部を備えたことを特徴とする請求項３に記載のデジタル映像信号処理装置。
書き込み制御信号生成部は、第１の書き込み制御信号および第２の書き込み制御信号を、ラッチ出力と前記ラッチ出力を前記複合同期信号から分離した水平同期信号でラッチした信号との論理積により生成することを特徴とする請求項３ないし請求項４のいずれかに記載のデジタル映像信号処理装置。
第１フィールドおよび第２フィールドを含む入力映像信号を記憶するための第１のメモリ領域および第２のメモリ領域を有するメモリと、
前記入力映像信号の複合同期信号から前記第１のメモリ領域への書き込みタイミングを制御するための第１の書き込み制御信号および前記第２のメモリ領域への書き込みタイミングを制御するための第２の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
前記書き込み制御信号生成部は、第１の書き込み制御信号の生成位置を前記複合同期信号の垂直同期区間の開始点からの遅れがＮ（Ｎは正の整数）＋１／２水平周期分以上Ｎ＋１水平周期分未満となる範囲に生成することを特徴とするデジタル映像信号処理装置。
書き込み制御信号生成部が、第２の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からＮ番目の水平同期位置に生成することを特徴とする請求項６に記載のデジタル映像信号処理装置。
書き込み制御信号生成部が、第２の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点からの遅れがＮ水平周期分以上Ｎ＋１／２水平周期分未満となる範囲に生成することを特徴とする請求項６に記載のデジタル映像信号処理装置。