JP3708165B2 - デジタル映像信号処理装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、メモリを使用したデジタル映像信号処理装置に関する。
【0002】
【従来の技術】
近年、映像信号を処理する回路として、アナログ映像信号処理回路に代わり、多機能でかつ回路規模も少なくて済むデジタル映像信号処理回路が用いられるようになって来た。デジタル映像信号処理回路では、通常、映像信号のメモリへの書き込み読み出しが行われる。NTSC方式やPAL方式等の映像信号は、第1フィールドと第2フィールド(例えば奇数フィールドと偶数フィールド)とが規定の順序で交互に繰り返される。しかし、途中で、フィールド順序が逆の映像信号に切り換えられた時には、そこでフィールドが不連続となる。このフィールドが規定の順序と同一の順序で交互に繰り返される期間を以降同順フィールド期間と呼び、これとは逆の順序で交互に繰り返される期間を以降逆順フィールド期間と呼ぶ。このようなフィールドが不連続となる映像信号に対しても、正しく動作するデジタル映像信号処理が求められている。
【0003】
以下、従来のデジタル映像信号処理装置について、図面を参照しながら説明する。
図8は、従来のデジタル映像信号処理装置の構成を示すブロック図である。図8において、入力映像信号は第1フィールドと第2フィールドとを含み、1は入力映像信号から垂直同期信号を分離する垂直同期信号分離部、3はアナログ信号の入力映像信号をデジタル信号に変換するA/D変換部、4はA/D変換部3からのデジタル映像信号を処理するデジタル映像信号処理部、5はデジタル映像信号処理部4で処理された信号を書き込むメモリであり、第1フィールドの信号を書き込む第1のメモリ領域と、第2フィールドの信号を書き込む第2のメモリ領域とを含む。6は入力映像信号から水平同期信号を分離する水平同期信号分離部である。2は、垂直同期信号分離部1からの垂直同期信号および水平同期信号分離部6からの水平同期信号により、メモリ5への書き込みタイミングを制御するための書き込み制御信号を生成する書き込み制御信号生成部である。
【0004】
以上のように構成されたデジタル映像信号処理装置の動作について、以下図9を用いて説明する。
図9は、図8のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートであり、(a)は第1フィールドの開始部を示し、(b)は第2フィールドの開始部を示す。図9においてCSYNCは、入力映像信号中の複合同期信号であり、各フィールドの開始位置から順に3水平周期分の等化パルス、3水平周期分の垂直同期パルス、3水平周期分の等化パルスが並んでおり、その後に水平同期パルスで始まる各ラインの映像信号が並ぶ。HSSは水平同期信号分離部6の出力信号である水平同期信号であり、複合同期信号CSYNCの水平同期パルスに同期している。VSSは垂直同期信号分離部1の出力信号である垂直同期信号であり、複合同期信号の垂直同期パルスの区間に対応している。WEは書き込み制御信号生成部2で生成する書き込み制御信号であり、図9(a)に示す立ち上がり部で、第1のメモリ領域への書き込みタイミングを制御し、図9(b)に示すたち下がり部で第2のメモリ領域への書き込みタイミングを制御する。
【0005】
まず、入力映像信号中の複合同期信号CSYNCから、垂直同期信号分離部1にて垂直同期信号VSSを抜き取ると共に、水平同期信号分離部6にて水平同期信号HSSを抜き取る。次に、書き込み制御信号生成部2にて、VSSの0レベルでのHSSの最初の立ち下がりエッジでトグル動作をさせることにより、書き込み制御信号WEを生成する。
【0006】
入力映像信号は、A/D変換部3にてデジタル信号に変換され、デジタル映像信号処理部4で信号処理をされた後、前記書き込み制御信号WEに基づき、メモリ5に書き込まれる。
上記従来のデジタル映像信号処理装置では、書き込み制御信号WEは、図9に示すように、第1フィールドのとき1となり、第2フィールドのとき0となる。
【0007】
そして、入力映像信号が、放送規格RS−170に準じて常に第1フィールドと第2フィールドとを連続して交互に繰り返す信号(標準信号)である場合、書き込み制御信号WEは、常に1、0を交互に繰り返す。
信号処理後のデータは、前記書き込み制御信号WEに基づいて、メモリ5の図10(a)に示す番地に書き込まれる。すなわち、図9(a)に示す書き込み制御信号WEの立ち上がりタイミングに応じて、第1フィールドのデータである23、24・・・ライン目のデータを、それぞれ第1のメモリ領域のf1−023、f1−024・・・番地に書き込み、図9(b)に示す書き込み制御信号WEの立ち下がりタイミングに応じて、第2フィールドのデータである285、286・・・ライン目のデータを、それぞれを第2のメモリ領域のf2−285、f2−286・・・番地に書き込む。ここで、第1のメモリ領域への書き込みタイミングを制御する信号を第1の書き込み制御信号と呼び、第2のメモリ領域への書き込みタイミングを制御する信号を第2の書き込み制御信号と呼ぶ。
【0008】
ところで、前記書き込み制御信号生成部2では、WEは最初に入力映像信号のフィールドを検出して1または0に設定されれば、以降はフィールドに関係なく垂直同期信号VSSが入力される毎に常に1、0を交互に繰り返して生成される。これは、このデジタル映像信号処理装置の後に、映像記録再生装置または映像表示装置がつながる場合、フィールド不連続部で垂直同期が乱れることによる画像乱れを防止するためである。
【0009】
【発明が解決しようとする課題】
しかしながら、フィールド不連続部以降の逆順フィールド期間においては以下のような問題が生じる。
書き込み制御信号生成部10において、WEは最初に入力映像信号のフィールドを検出して1または0に設定されれば、以降はフィールドに関係なく垂直同期信号VSSが入力される毎に常に1、0を交互に繰り返して生成されるため、逆順フィールド期間の書き込み制御信号も、同順フィールド期間に連続性を持たせて生成される。例えば入力映像信号のフィールド番号が12212・・・の順で入力された場合、書き込み制御信号WEは順に、10101・・・となり、また入力映像信号のフィールド番号が12112・・・の順で入力された場合も同様に、WEは順に10101・・・となる。つまり、逆順フィールド期間での書き込み制御信号WEは、第1フィールドのとき0、第2フィールドのとき1となり、WEに対する第1、第2フィールドの関係が逆転する。
【0010】
WEに対する第1、第2フィールドの関係が逆転すると、図10(b)に示す様に、本来第1フィールドの23ライン目のデータが書き込まれるf1−023番地に第2フィールドの285ライン目のデータが書き込まれ、一方、本来第2フィールドの285ライン目のデータが書き込まれるf2−285番地に第1フィールドの23ライン目のデータが書き込まれてしまう。
【0011】
このデータを読み出してテレビ画面上に表示した映像を図11に示す。図11(a)に示す入力映像信号は、画面上23ラインより285ラインの方が上に、また、同様に24ラインより286ラインの方が上になっている。しかし、メモリから読み出す場合は、番地に対応したデータが書き込まれているという前提で読み出されるため、例えば、f1−023の番地のデータが第2フィールドの285ライン目のデータであっても、第1フィールドの23ライン目に、また、f2−285番地のデータが第1フィールドの23ライン目のデータであっても、第2フィールドの285ライン目に読み出される。その結果、デジタル映像信号処理回路の出力は、(b)に示すように、285ライン目のデータより23ライン目のデータの方が上に、また同様に286ライン目のデータより24ライン目のデータの方が上になり、第1フィールドのラインと第2フィールドのラインとが入れ替わった映像となる。その結果、例えば図11(a)に示す様な斜め線が、(b)に示す様なギザギザの線となり、画質が劣化してしまうと言う問題があった。
【0012】
本発明は上記の問題を解決するもので、入力映像信号のフィールド順序が逆になった期間でも、画質の劣化を生じないデジタル映像信号処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために本発明のデジタル映像信号処理装置は、第1フィールドおよび第2フィールドを含む入力映像信号を記憶するための第1のメモリ領域および第2のメモリ領域を有するメモリと、前記入力映像信号の複合同期信号から前記第1のメモリ領域への書き込みタイミングを制御するための第1の書き込み制御信号および前記第2のメモリ領域への書き込みタイミングを制御するための第2の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
(ア)前記書き込み制御信号生成部は、前記入力映像信号のフィールドがNTSC方式に準じて第1フィールドと第2フィールドとが規定の順序で交互に繰り返される同順フィールド期間において生成する第1の書き込み制御信号の生成位置に対して、前記入力映像信号のフィールドが同順フィールド期間とは逆の順序で交互に繰り返される逆順フィールド期間において生成する第1の書き込み制御信号の生成位置を1水平周期分遅らせたものである。
(イ)前記書き込み制御信号生成部は、第1の書き込み制御信号の生成位置を前記複合同期信号の垂直同期区間の開始点からの遅れがN(Nは正の整数)+1/2水平周期分以上N+1水平周期分未満となる範囲に生成するものである。
【0014】
【作用】
上記構成のデジタル映像信号処理装置は、入力映像信号のフィールドが規定の順序で交互に繰り返される期間以外では、第1のメモリ領域への第2フィールドの書き込みタイミングが1水平周期分遅れることにより、フィールド不連続部が存在しても画質の劣化が生じない。
【0015】
【実施例】
以下、本発明の一実施例について、図面を参照しながら説明する。
図1は、本発明の第1の実施例におけるデジタル映像信号処理装置の構成を示すブロック図である。図1において、図8に示した従来例と同一箇所には同一番号を付して説明を省略する。7は入力映像信号のフィールドの順序が規定の順序に対して同順か逆順かを検出する検出部である。8は垂直同期信号分離部1からの垂直同期信号、水平同期信号分離部6からの水平同期信号および検出部7の検出出力により、メモリ5への書き込みタイミングを制御するための書き込み制御信号を生成する書き込み制御信号生成部である。9は書き込み制御信号の初期極性を決定するリセットパルス生成部である。ここで、規定の順序として、入力映像信号の初期におけるフィールド順序を用いている。
【0016】
以上のように構成された本実施例のデジタル映像信号処理装置の動作を、図2ないし図5を用いて説明する。
まず、入力映像信号のフィールド順序が規定の順序と同一の順序で繰り返される同順フィールド期間について説明する。図2は、同順フィールド期間における図1のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートである。
【0017】
まず、垂直同期信号分離部1では、入力映像信号の複合同期信号CSYNCから、垂直同期信号VSSを抜き取ると共に、水平同期信号分離部6にて水平同期信号HSSを抜き取り、書き込み制御信号生成部8へ出力する。書き込み制御信号生成部8では、垂直同期信号VSSにより、トグルカウンター8aにてトグル動作をする。リセットパルス生成部9では、入力映像信号が入力された初期時にのみ第1フィールドを検出したパルスを出力する。書き込み制御信号生成部8では、このリセットパルス出力部9の出力でトグルカウンター8aにリセットをかけると、トグルカウンター8aの出力より第1フィールドで1となる出力を得ることが出来る。また、前記トグルカウンター8aは、リセットパルス入力後は前記垂直同期信号VSSによりトグル動作をし、常に第1フィールドで1となり第2フィールドで0となる出力が得られる。
【0018】
この得られた信号をラッチ回路8bにて、水平同期信号分離部6の出力である水平同期信号HSSでラッチすると、第1フィールドでは5ライン目で立ち上がり、第2フィールドでは267ライン目で立ち下がる書き込み制御信号WE1が得られる。以上のようにして、書き込み制御信号WE1は垂直同期区間(垂直同期パルスの区間)の開始点直後から1番目の水平同期信号HSSの位置で生成される。
【0019】
入力映像信号のフィールド順序を検出する検出部7の結果が同順であった場合、図2に示す書き込み制御信号WE1をそのままメモリ5へ出力する。図4にメモリ5の番地およびデータを示す。
入力映像信号は、A/D変換部3にてデジタル信号に変換され、デジタル映像信号処理部4で信号処理をされた後、前記書き込み制御信号WE1に基づき、図4(a)に示す第1のメモリ領域のf1−023、f1−024・・・の番地に第1フィールドのデータを、また、第2のメモリ領域のf2−285、f2−286・・・番地に第2フィールドのデータをそれぞれ書き込む。ここで、第1のメモリ領域への書き込みタイミングを制御する信号を第1の書き込み制御信号と呼び、第2のメモリ領域への書き込みタイミングを制御する信号を第2の書き込み制御信号と呼ぶ。
【0020】
次に、入力映像信号のフィールドの順序が規定の順序と逆になる逆順フィールド期間について説明する。
図3は、逆順フィールド期間における図1の各部の信号波形を示すタイムチャートである。
書き込み制御信号WE1は、最初にリセットパルス生成部9によって入力映像信号のフィールドの順序に従った極性にリセットされた後は、フィールドに関係なく、垂直同期信号VSSが来る度に1、0を交互に繰り返すため、それ以降では、入力映像信号の初期のフィールド順序と同じ状態が続く。従って、逆順フィールド期間では、図3に示すように入力映像信号のフィールドに対するWE1の1、0の関係が逆になる。
【0021】
そこで、書き込み制御信号生成部8では、WE1と、WE1をラッチ回路8cにて水平同期信号HSSでラッチすることにより1ライン(すなわち1水平周期分)遅延させた信号WE2とをゲート回路8dで論理積の処理をした信号を作り、これを書き込み制御信号として出力する。その結果、書き込み制御信号の立ち上がり位置、すなわち第1のメモリ領域への書き込み制御信号の生成位置は、WE1に対して1ライン遅延したものとなる。
【0022】
以上のようにして、検出部7で同順フィールド期間か逆順フィールド期間かを検出した出力により、ラッチ回路8bの出力信号とゲート回路8dの出力信号とをスイッチ8eで切り換えて、書き込み制御信号として出力する。
以上のように、第1のメモリ領域への書き込み制御信号は、同順フィールド期間では、垂直同期区間(垂直同期パルスの区間)の開始点直後から1番目の水平同期信号HSSの位置で生成し、逆順フィールド期間では、垂直同期区間の開始点直後から2番目のHSSの位置で生成している。
【0023】
その結果、図4(b)に示すように、逆順フィールド期間、第1のメモリ領域の各メモリ番地には第2フィールドのデータが1ライン繰り上げられて書き込まれる。すなわち、f1−023の番地には、従来23H目のデータと入れ替わっていた285H目のデータより1ライン繰り上がった286ライン目のデータが書き込まれ、同様にf1−024の番地には287ライン目のデータが書き込まれる。また、第1フィールドのデータの書き込みは従来と同じで、f2−285番地に第1フィールドの23ライン目のデータが書き込まれ、f2−286番地に24ライン目のデータがそれぞれ書き込まれる。
【0024】
これらのデータを読み出して、テレビ画面上に表示した映像例について説明する。図5は、テレビ画面上に表示した映像の概念図であり、(a)は入力映像信号の映像であり、(b)はデジタル映像信号処理装置の出力の映像である。同図からわかるように、映像中の斜め線は従来のようなギザギザにならず、元の斜め線に近い映像になっている。
【0025】
以上のように、書き込み制御信号として、WE1を出力するか、上記論理積した信号を出力するかは、検出部7の結果により切り換えられ、フィールド順序が同順の場合はWE1を出力し、逆順の場合は、上記論理積した信号を出力する。以上のように、本実施例のデジタル映像信号処理装置によれば、逆順フィールド期間でも、書き込み制御信号を1ライン分遅らせることにより、画質の劣化を防止できる。
【0026】
なお、本実施例では、書き込み制御信号は、フィールド順序が同順か逆順かにより、垂直同期区間の開始点直後から1番目または2番目のHSSの位置で生成しているが、これは各々の書き込み制御信号間の相対関係に意味があるため、一般には、垂直同期区間の開始点直後からN(Nは正整数)番目またはN+1番目の位置に生成すればよい。
【0027】
また、本実施例では、逆順フィールド期間の場合、第2フィールドにおける書き込み制御信号の立ち上がり部を遅延させるとしているが、第1フィールドにおける書き込み制御信号の立ち下がり部を進めてもよい。
また、以上の実施例では、規定のフィールド順序として、映像入力信号の初期におけるフィールド順序を用いているが、これに限らず、例えば、途中で何らかの方法で指定した時点におけるフィールド順序を用いても良い。
【0028】
ところで、メモリ書き込み制御信号は、ある程度の遅れは許される。メモリが正しく動作するために、メモリ書き込み制御信号の遅れの許される範囲は、図3に示すWE1もしくはWE2の位相から1ライン(HSS1周期分)未満の範囲である。この性質を用いて書き込み制御信号生成部を簡単にした、本発明の第2の実施例について、図面を参照しながら説明する。
【0029】
図6は、本発明の第2の実施例におけるデジタル映像信号処理装置の構成図である。図6において、図8に示した従来例と同一箇所には同一番号を付して説明を省略する。10は書き込み制御信号生成部である。
以上のように構成された本実施例のデジタル映像信号処理装置の動作を、図6、図7を用いて説明する。図7は、図6のデジタル映像信号処理装置の各部の信号波形を示すタイムチャートであり、(a)は同順フィールド期間の場合、(b)は逆順フィールド期間の場合を示す。同順フィールド期間の入力映像信号の複合同期信号CSYNCに対して、第1の書き込み制御信号であるWEの立ち上がり部の位相の許容される範囲は、図7(a)に示す第1フィールドのAの範囲(これは図2(a)のWE1の立ち上がりから1ラインの範囲に相当する)であり、また、逆順フィールド期間では、図7(b)に示す第2フィールドのBの範囲(これは図3(b)のWE2の立ち上がりから1ラインの範囲に相当する)である。
【0030】
そこで、フィールド順序の同順、逆順にかかわらず双方のWEの立ち上がり部の位相を満足する範囲は、上記範囲A、Bの重なる範囲Cであるため、書き込み制御信号生成部10で、書き込み制御信号WEの立ち上がり部の位相が図7に示すCの範囲になるように生成をし、前記メモリ5へ出力する。このCの範囲は、垂直同期区間の開始点からの遅れが1.5ライン以上2.0ライン未満となる範囲である。
【0031】
一方、第2の書き込み制御信号であるWEの立ち下がり部の位相については、第1の実施例と同様に、垂直同期区間の開始点直後から1番目のHSSの位置でも良いし、また、メモリ書き込み制御信号の許される範囲により、垂直同期区間の開始点からの遅れが1ライン以上1.5ライン未満となる位置でも良い。
入力映像信号は、A/D変換部3にてデジタル信号に変換された後に、デジタル映像信号処理部4で所定の信号処理をされた後、前記メモリ5に入力され、前記書き込み制御信号WEに基づき、図4に示すように第1の実施例と同様に書き込まれる。
【0032】
以上のように、本実施例のデジタル映像信号処理装置によれば、第1の書き込み制御信号を、同順フィールド期間で許される範囲と逆順フィールド期間で許される範囲との共通範囲に生成することにより、逆順フィールド期間の画質の劣化を防止できるが、第1の実施例と比較して、複数の書き込み制御信号を用意する必要がなくなるため、書き込み制御信号生成部が簡単になる。
【0033】
【発明の効果】
以上の説明から明らかなように、本発明のデジタル映像信号処理装置によれば、入力映像信号のフィールドが規定の順序で交互に繰り返される期間以外では、第1のメモリ領域への第2フィールドの書き込みタイミングが1水平周期分遅れることにより、フィールド不連続部が存在しても画質の劣化が生じないという優れた効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるデジタル映像信号処理装置の構成図
【図2】図1の同順フィールド期間の各部の信号波形を示すタイムチャート
【図3】図1の逆順フィールド期間の各部の信号波形を示すタイムチャート
【図4】図1のメモリ番地およびデータを示すメモリ番地図
【図5】図1の逆順フィールド期間のテレビ画面上の映像を示す概念図
【図6】本発明の第2の実施例におけるデジタル映像信号処理装置の構成図
【図7】図6の各部の信号波形を示すタイムチャート
【図8】従来のデジタル映像信号処理装置の構成図
【図9】図8の各部の信号波形を示すタイムチャート
【図10】図8のメモリ番地およびデータを示すメモリ番地図
【図11】図8の逆順フィールド期間のテレビ画面上の映像を示す概念図
【符号の説明】
1 垂直同期信号分離部
2 書き込み制御信号生成部
3 A/D変換部
4 デジタル映像信号処理部
5 メモリ
6 水平同期信号分離部
7 検出部
8 書き込み制御信号生成部
9 リセットパルス生成部
10 書き込み制御信号生成部
Claims (8)
- 第1フィールドおよび第2フィールドを含む入力映像信号を記憶するための第1のメモリ領域および第2のメモリ領域を有するメモリと、
前記入力映像信号の複合同期信号から前記第1のメモリ領域への書き込みタイミングを制御するための第1の書き込み制御信号および前記第2のメモリ領域への書き込みタイミングを制御するための第2の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
前記書き込み制御信号生成部は、前記入力映像信号のフィールドがNTSC方式に準じて第1フィールドと第2フィールドとが規定の順序で交互に繰り返される同順フィールド期間において生成する第1の書き込み制御信号の生成位置に対して、前記入力映像信号のフィールドが同順フィールド期間とは逆の順序で交互に繰り返される逆順フィールド期間において生成する第1の書き込み制御信号の生成位置を1水平周期分遅らせたことを特徴とするデジタル映像信号処理装置。 - 書き込み制御信号生成部は、前記同順フィールド期間において生成する第1の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からN(Nは正の整数)番目の水平同期の位置とし、前記逆順フィールド期間において生成する第1の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からN+1番目の水平同期の位置とすることを特徴とする請求項1記載のデジタル映像信号処理装置。
- 書き込み制御信号生成部は、第1の書き込み制御信号および第2の書き込み制御信号を、複合同期信号から分離した垂直同期信号を入力とするトグルカウンターの出力信号を前記複合同期信号から分離した水平同期信号でラッチして得られるラッチ出力により生成することを特徴とする請求項1ないし請求項2のいずれかに記載のデジタル映像信号処理装置。
- 前記トグルカウンターを入力映像信号もしくは基準映像信号の初期のフィールドを検出したパルスでリセットするリセットパルス生成部を備えたことを特徴とする請求項3に記載のデジタル映像信号処理装置。
- 書き込み制御信号生成部は、第1の書き込み制御信号および第2の書き込み制御信号を、ラッチ出力と前記ラッチ出力を前記複合同期信号から分離した水平同期信号でラッチした信号との論理積により生成することを特徴とする請求項3ないし請求項4のいずれかに記載のデジタル映像信号処理装置。
- 第1フィールドおよび第2フィールドを含む入力映像信号を記憶するための第1のメモリ領域および第2のメモリ領域を有するメモリと、
前記入力映像信号の複合同期信号から前記第1のメモリ領域への書き込みタイミングを制御するための第1の書き込み制御信号および前記第2のメモリ領域への書き込みタイミングを制御するための第2の書き込み制御信号を生成する書き込み制御信号生成部とを備え、
前記書き込み制御信号生成部は、第1の書き込み制御信号の生成位置を前記複合同期信号の垂直同期区間の開始点からの遅れがN(Nは正の整数)+1/2水平周期分以上N+1水平周期分未満となる範囲に生成することを特徴とするデジタル映像信号処理装置。 - 書き込み制御信号生成部が、第2の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点直後からN番目の水平同期位置に生成することを特徴とする請求項6に記載のデジタル映像信号処理装置。
- 書き込み制御信号生成部が、第2の書き込み制御信号の生成位置を複合同期信号の垂直同期区間の開始点からの遅れがN水平周期分以上N+1/2水平周期分未満となる範囲に生成することを特徴とする請求項6に記載のデジタル映像信号処理装置。
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