JP3527603B2 - テレビ受像機のためのディジタル信号処理回路 - Google Patents
テレビ受像機のためのディジタル信号処理回路Info
- Publication number
- JP3527603B2 JP3527603B2 JP33519896A JP33519896A JP3527603B2 JP 3527603 B2 JP3527603 B2 JP 3527603B2 JP 33519896 A JP33519896 A JP 33519896A JP 33519896 A JP33519896 A JP 33519896A JP 3527603 B2 JP3527603 B2 JP 3527603B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- processing circuit
- signal processing
- digital signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Television Systems (AREA)
- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるアップコ
ンバージョン及びディジタルズーミングを可能にする、
テレビ受像機のためのディジタル信号処理回路に関する
ものである。
ンバージョン及びディジタルズーミングを可能にする、
テレビ受像機のためのディジタル信号処理回路に関する
ものである。
【０００２】
【従来の技術】ズーミングとは、ここでは、補間技術に
より生成されたライン（走査線）を付加することによ
り、画像の全部又は一部を拡大することを意味する。特
に、レターボックス形式で送信されてきた画像を受像機
の画面全体を覆う画像に変換するために、ズーミングが
使用される。
より生成されたライン（走査線）を付加することによ
り、画像の全部又は一部を拡大することを意味する。特
に、レターボックス形式で送信されてきた画像を受像機
の画面全体を覆う画像に変換するために、ズーミングが
使用される。
【０００３】アップコンバージョンに関しては、現在２
つの方法が一般に知られている。１つはいわゆる１００
／１２０Ｈｚインターレース走査であり、他の１つは５
０／６０Ｈｚ順次走査変換である。
つの方法が一般に知られている。１つはいわゆる１００
／１２０Ｈｚインターレース走査であり、他の１つは５
０／６０Ｈｚ順次走査変換である。
【０００４】図１（ａ）は伝統的な５０／６０Ｈｚイン
ターレース走査を、図１（ｂ）は１００／１２０Ｈｚイ
ンターレース走査を、図１（ｃ）は５０／６０Ｈｚ順次
走査をそれぞれ示す原理図である。
ターレース走査を、図１（ｂ）は１００／１２０Ｈｚイ
ンターレース走査を、図１（ｃ）は５０／６０Ｈｚ順次
走査をそれぞれ示す原理図である。
【０００５】伝統的な５０／６０Ｈｚインターレース走
査によれば、各画像（フレーム）が２つのフィールドに
分割される。一方のフィールドはフレーム全体のうちの
奇数ラインよりなり、他方のフィールドは該フレーム全
体のうちの偶数ラインよりなる。図１（ａ）では、１フ
レームを形成する２つのフィールドＡ及びＢが続けて表
示される。フィールドシーケンスＡ，Ｂ，Ａ，…がこれ
を示している。
査によれば、各画像（フレーム）が２つのフィールドに
分割される。一方のフィールドはフレーム全体のうちの
奇数ラインよりなり、他方のフィールドは該フレーム全
体のうちの偶数ラインよりなる。図１（ａ）では、１フ
レームを形成する２つのフィールドＡ及びＢが続けて表
示される。フィールドシーケンスＡ，Ｂ，Ａ，…がこれ
を示している。
【０００６】１００／１２０Ｈｚインターレース走査
は、連続した４つのフィールドが１フレーム期間のうち
に表示される点で、伝統的な５０／６０Ｈｚインターレ
ース走査とは異なっている。最も単純な形式によれば、
フィールドの単なる反復により表示が達成される。つま
り、Ａ，Ａ，Ｂ，Ｂ，…のフィールドシーケンスが採用
される。このようなフィールドの単なる反復でも、大面
積フリッカの低減には有効である。ただし、ラインフリ
ッカは、通常の５０／６０Ｈｚインターレース表示と比
較して同等であるか、又はむしろ増加する。他の形式に
よれば、フレームの単なる反復により表示が達成され
る。つまり、Ａ，Ｂ，Ａ，Ｂ，…のフィールドシーケン
スである。これは、実質的に動きのない画像（静止画）
の場合には満足できる結果をもたらす。両形式より１０
０／１２０Ｈｚインターレース走査で得られる画質を高
めるために、動き適応形のフィルタリングが提案されて
いる。このフィルタリングによれば、画像中に含まれる
動きの量に従って付加フィールドの生成が実行される。
図１（ｂ）のフィールドシーケンスＡ，Ａ* ，Ｂ* ，
Ｂ，…が、これを示している。つまり、動きがある場合
には、フィールドＡ及びＢが単に反復されるだけではな
く、画像中の動きの量に従って付加フィールドＡ*，Ｂ
* が生成される。
は、連続した４つのフィールドが１フレーム期間のうち
に表示される点で、伝統的な５０／６０Ｈｚインターレ
ース走査とは異なっている。最も単純な形式によれば、
フィールドの単なる反復により表示が達成される。つま
り、Ａ，Ａ，Ｂ，Ｂ，…のフィールドシーケンスが採用
される。このようなフィールドの単なる反復でも、大面
積フリッカの低減には有効である。ただし、ラインフリ
ッカは、通常の５０／６０Ｈｚインターレース表示と比
較して同等であるか、又はむしろ増加する。他の形式に
よれば、フレームの単なる反復により表示が達成され
る。つまり、Ａ，Ｂ，Ａ，Ｂ，…のフィールドシーケン
スである。これは、実質的に動きのない画像（静止画）
の場合には満足できる結果をもたらす。両形式より１０
０／１２０Ｈｚインターレース走査で得られる画質を高
めるために、動き適応形のフィルタリングが提案されて
いる。このフィルタリングによれば、画像中に含まれる
動きの量に従って付加フィールドの生成が実行される。
図１（ｂ）のフィールドシーケンスＡ，Ａ* ，Ｂ* ，
Ｂ，…が、これを示している。つまり、動きがある場合
には、フィールドＡ及びＢが単に反復されるだけではな
く、画像中の動きの量に従って付加フィールドＡ*，Ｂ
* が生成される。
【０００７】図１（ｃ）の５０／６０Ｈｚ順次走査によ
れば、フィールドＡで抜けている偶数ラインが該フィー
ルドＡに付加されて２つのインターレース・フィールド
Ａ／Ａ* が同時に表示され、またフィールドＢで抜けて
いる奇数ラインが該フィールドＢに付加されて２つのイ
ンターレース・フィールドＢ* ／Ｂが同時に表示され
る。
れば、フィールドＡで抜けている偶数ラインが該フィー
ルドＡに付加されて２つのインターレース・フィールド
Ａ／Ａ* が同時に表示され、またフィールドＢで抜けて
いる奇数ラインが該フィールドＢに付加されて２つのイ
ンターレース・フィールドＢ* ／Ｂが同時に表示され
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、アッ
プコンバージョン処理とズーミング処理とを両立させ
た、比較的単純なハードウェアで実現可能な、テレビ受
像機のためのディジタル信号処理回路を提供することに
ある。
プコンバージョン処理とズーミング処理とを両立させ
た、比較的単純なハードウェアで実現可能な、テレビ受
像機のためのディジタル信号処理回路を提供することに
ある。
【０００９】
【課題を解決するための手段】上記の目的は、請求項１
に記載した技術内容により達成される。請求項１の各従
属項に記載した技術内容が実施形態である。
に記載した技術内容により達成される。請求項１の各従
属項に記載した技術内容が実施形態である。
【００１０】
【発明の実施の形態】本発明の実施形態について、添付
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１１】図２は、本発明の実施形態に係るディジタ
ル信号処理回路の基本構成を示している。図２のディジ
タル信号処理回路は、基本的には３つの主要ユニット、
すなわちフィールドメモリ１と、フィルタユニット２
と、制御ユニット３とを備えたものである。フィールド
メモリ１は、好ましくはフィールドＲＡＭであって、１
フィールド分の入力映像信号を格納する。格納される信
号は、入力映像信号のうちの輝度信号又はクロミナンス
信号のみからなり、あるいはその双方からなる。フィル
タユニット２は、好ましくはいわゆるＦＩＲフィルタで
あり、最も好ましくは２タップＦＩＲフィルタである。
このフィルタユニット２は、ラインメモリ４と、加算器
５，６と、乗算器７とを有するものである。フィルタユ
ニット２が図２に示すように２タップのフィルタであれ
ば、当業者によって理解されるように、そのフィルタ作
用は、 Ｙout ＝ｋＸ0 ＋（１−ｋ）Ｘ-1 のように、数学的に表現することができる。ここに、Ｘ
0 は現ラインを、Ｘ-1は現ラインの１つ前のラインを、
Ｙout はフィルタユニット２の出力をそれぞれ表わす。
係数ｋは、制御ユニット３により与えられる。上記の式
より明らかなように、係数ｋは、補間されたラインを供
給するように現ラインと前ラインとの混合比を決定する
ものである。
ル信号処理回路の基本構成を示している。図２のディジ
タル信号処理回路は、基本的には３つの主要ユニット、
すなわちフィールドメモリ１と、フィルタユニット２
と、制御ユニット３とを備えたものである。フィールド
メモリ１は、好ましくはフィールドＲＡＭであって、１
フィールド分の入力映像信号を格納する。格納される信
号は、入力映像信号のうちの輝度信号又はクロミナンス
信号のみからなり、あるいはその双方からなる。フィル
タユニット２は、好ましくはいわゆるＦＩＲフィルタで
あり、最も好ましくは２タップＦＩＲフィルタである。
このフィルタユニット２は、ラインメモリ４と、加算器
５，６と、乗算器７とを有するものである。フィルタユ
ニット２が図２に示すように２タップのフィルタであれ
ば、当業者によって理解されるように、そのフィルタ作
用は、 Ｙout ＝ｋＸ0 ＋（１−ｋ）Ｘ-1 のように、数学的に表現することができる。ここに、Ｘ
0 は現ラインを、Ｘ-1は現ラインの１つ前のラインを、
Ｙout はフィルタユニット２の出力をそれぞれ表わす。
係数ｋは、制御ユニット３により与えられる。上記の式
より明らかなように、係数ｋは、補間されたラインを供
給するように現ラインと前ラインとの混合比を決定する
ものである。
【００１２】ズーミングがない場合には、フィールドメ
モリ１に既に格納されたラインに対して付加ラインを生
成する必要がない。したがって、フィールドメモリ１か
ら供給されるラインを変更しないように、係数ｋとして
“０”の値が選択される。ズーミングがある場合には、
付加ラインの生成が必要になる。例えば、レターボック
ス形式で受信した画像を受像機の画面サイズに適合した
形式に拡大するためには、画像のうちのアクティブエリ
ア部分のライン補間をすることにより、付加ラインを生
成する必要がある。
モリ１に既に格納されたラインに対して付加ラインを生
成する必要がない。したがって、フィールドメモリ１か
ら供給されるラインを変更しないように、係数ｋとして
“０”の値が選択される。ズーミングがある場合には、
付加ラインの生成が必要になる。例えば、レターボック
ス形式で受信した画像を受像機の画面サイズに適合した
形式に拡大するためには、画像のうちのアクティブエリ
ア部分のライン補間をすることにより、付加ラインを生
成する必要がある。
【００１３】制御ユニット３は、好ましくはいわゆるフ
ェイズ・アキュムレータ・ユニットであり、基本的には
ラインアドレスカウンタ８と、加算器９と、レジスタ１
０とで構成される。この制御ユニット３は、ラインアド
レスカウンタ８を介してフィールドメモリ１にアドレス
を供給し、かつフィルタユニット２の乗算器７に係数ｋ
を供給する。つまり、制御ユニット３は、フィールドメ
モリ１に格納された１フィールド分のラインのうちのい
ずれのラインを、いかなる比率に従って補間するのかを
制御する。
ェイズ・アキュムレータ・ユニットであり、基本的には
ラインアドレスカウンタ８と、加算器９と、レジスタ１
０とで構成される。この制御ユニット３は、ラインアド
レスカウンタ８を介してフィールドメモリ１にアドレス
を供給し、かつフィルタユニット２の乗算器７に係数ｋ
を供給する。つまり、制御ユニット３は、フィールドメ
モリ１に格納された１フィールド分のラインのうちのい
ずれのラインを、いかなる比率に従って補間するのかを
制御する。
【００１４】制御ユニット３は、好ましくは図２に示さ
れるように、第１の入力として初期値又は拡大係数を、
第２の入力としてレジスタ１０の出力のうちの下位６ビ
ット（ビット０〜５）をそれぞれ受け取る７ビット加算
器９を有する。この加算器９の出力に接続されたレジス
タ１０は、加算器９からの入力を１ライン期間だけ遅延
させるものである。レジスタ１０からの７ビットの出力
は分割され、その最上位ビット（ビット６）はラインア
ドレスカウンタ８に、その下位６ビット（ビット０〜
５）はフィルタユニット２の乗算器７にそれぞれ与えら
れる。下位６ビット（ビット０〜５）は、加算器９の第
２入力でもある。
れるように、第１の入力として初期値又は拡大係数を、
第２の入力としてレジスタ１０の出力のうちの下位６ビ
ット（ビット０〜５）をそれぞれ受け取る７ビット加算
器９を有する。この加算器９の出力に接続されたレジス
タ１０は、加算器９からの入力を１ライン期間だけ遅延
させるものである。レジスタ１０からの７ビットの出力
は分割され、その最上位ビット（ビット６）はラインア
ドレスカウンタ８に、その下位６ビット（ビット０〜
５）はフィルタユニット２の乗算器７にそれぞれ与えら
れる。下位６ビット（ビット０〜５）は、加算器９の第
２入力でもある。
【００１５】制御ユニット３は、１出力ラインごとに動
作する。入力フィールド中の２ライン間の物理的な間隔
は、６４ステップに分割される。原理的には、各ステッ
プの位置で補間により出力ラインを生成することができ
る。ただし、１から２までの拡大係数を実現するために
は、補間により新たに生成され得る多数の出力ラインの
うち最大で２本の出力ラインのみが必要である。したが
って、６４ステップのすべてでラインを生成する必要は
ない。
作する。入力フィールド中の２ライン間の物理的な間隔
は、６４ステップに分割される。原理的には、各ステッ
プの位置で補間により出力ラインを生成することができ
る。ただし、１から２までの拡大係数を実現するために
は、補間により新たに生成され得る多数の出力ラインの
うち最大で２本の出力ラインのみが必要である。したが
って、６４ステップのすべてでラインを生成する必要は
ない。
【００１６】制御ユニット３の出力は、生成すべき出力
ラインの番号を添字ｎとして、 Ｋ0 ＝ＩＮＩＴ ｍｏｄ ６４ Ｋn ＝（Ｋn-1 ＋ＣＯＭＰ） ｍｏｄ ６４ （ｎ＝１，２，３，…） ＬＡ0 ＝ＩＮＩＴ ｄｉｖ ６４ ＬＡn ＝ＬＡn-1 ＋ （Ｋn-1 ＋ＣＯＭＰ） ｄｉｖ ６４ （ｎ＝１ ，２，３，…） のように、数学的に記述することができる。ここに、 ＩＮＩＴ＝初期値（生成フィールドＡ１，Ａ１* ，Ｂ１
* 又はＢ１に依存する） ＣＯＭＰ＝拡大係数（３２〜６４） Ｋ＝乗算器７に与えられる値（ビット０〜５） ＬＡ＝ラインアドレスカウンタ８の出力 ｍｏｄ＝モジュロ演算（除算の剰余） ｄｉｖ＝除算（商の整数部分） である。
ラインの番号を添字ｎとして、 Ｋ0 ＝ＩＮＩＴ ｍｏｄ ６４ Ｋn ＝（Ｋn-1 ＋ＣＯＭＰ） ｍｏｄ ６４ （ｎ＝１，２，３，…） ＬＡ0 ＝ＩＮＩＴ ｄｉｖ ６４ ＬＡn ＝ＬＡn-1 ＋ （Ｋn-1 ＋ＣＯＭＰ） ｄｉｖ ６４ （ｎ＝１ ，２，３，…） のように、数学的に記述することができる。ここに、 ＩＮＩＴ＝初期値（生成フィールドＡ１，Ａ１* ，Ｂ１
* 又はＢ１に依存する） ＣＯＭＰ＝拡大係数（３２〜６４） Ｋ＝乗算器７に与えられる値（ビット０〜５） ＬＡ＝ラインアドレスカウンタ８の出力 ｍｏｄ＝モジュロ演算（除算の剰余） ｄｉｖ＝除算（商の整数部分） である。
【００１７】上記数式の数値例を、図３及び図４に示
す。最初の出力フィールドＡ１の初期値はＩＮＩＴ＝６
４であり、拡大係数はＣＯＭＰ＝５０である。図３は、
この場合のｎ，Ｋn （ｋに相当する）及び６４−Ｋ
n （１−ｋに相当する）と、フィールドメモリ１の出力
ライン（ＬＡn ）と、ラインメモリ４の出力ラインとを
示している。次の出力フィールドＡ１* の初期値はＩＮ
ＩＴ＝（６４＋ＣＯＭＰ／２）＝８９であり、拡大係数
はＣＯＭＰ＝５０である。図４は、この場合のｎ，Ｋn
及び６４−Ｋn と、フィールドメモリ１の出力ライン
（ＬＡn ）と、ラインメモリ４の出力ラインとを示して
いる。
す。最初の出力フィールドＡ１の初期値はＩＮＩＴ＝６
４であり、拡大係数はＣＯＭＰ＝５０である。図３は、
この場合のｎ，Ｋn （ｋに相当する）及び６４−Ｋ
n （１−ｋに相当する）と、フィールドメモリ１の出力
ライン（ＬＡn ）と、ラインメモリ４の出力ラインとを
示している。次の出力フィールドＡ１* の初期値はＩＮ
ＩＴ＝（６４＋ＣＯＭＰ／２）＝８９であり、拡大係数
はＣＯＭＰ＝５０である。図４は、この場合のｎ，Ｋn
及び６４−Ｋn と、フィールドメモリ１の出力ライン
（ＬＡn ）と、ラインメモリ４の出力ラインとを示して
いる。
【００１８】図５は、最初の出力フィールドＡ１の生成
の様子を概念的に示している。図３によれば、ｎ＝０の
とき、Ｋn ＝０かつ６４−Ｋn ＝６４である。したがっ
て、出力ライン０は、入力ライン０そのものである。ｎ
＝１のときには、Ｋn ＝５０かつ６４−Ｋn ＝１４であ
る。したがって、出力ライン１は、入力ライン１に比率
７８％（＝５０／６４）を掛けた値と、入力ライン０に
比率２２％（＝１４／６４）を掛けた値との和で求めら
れる。
の様子を概念的に示している。図３によれば、ｎ＝０の
とき、Ｋn ＝０かつ６４−Ｋn ＝６４である。したがっ
て、出力ライン０は、入力ライン０そのものである。ｎ
＝１のときには、Ｋn ＝５０かつ６４−Ｋn ＝１４であ
る。したがって、出力ライン１は、入力ライン１に比率
７８％（＝５０／６４）を掛けた値と、入力ライン０に
比率２２％（＝１４／６４）を掛けた値との和で求めら
れる。
【００１９】図６は、本発明の他の実施形態に係る動き
適応形のディジタル信号処理回路の基本構成を示してい
る。図６のディジタル信号処理回路は、フィールドメモ
リ１′と、フィルタユニット２′とを備えている。フィ
ールドメモリ１′は図２のフィールドメモリ１と基本的
に同じ機能を、フィルタユニット２′は図２のフィルタ
ユニット２と基本的に同じ機能をそれぞれ有するもので
ある。フィルタユニット２′は、好ましくはフィールド
内内挿のための２タップＦＩＲフィルタである。このフ
ィルタユニット２′の出力は、動きがある場合に使用さ
れる。図６の回路は、制御ユニット１１を更に備えてい
る。この制御ユニット１１は、図２の制御ユニット３と
同様に、フィールドメモリ１′へのアドレス供給と、フ
ィルタユニット２′の制御とを司るものである。図６の
回路は、他のフィールドメモリ１２と、他のフィルタユ
ニット１３とを更に備えている。以下の説明では、フィ
ールドメモリ１′を第１のフィールドメモリ、フィルタ
ユニット２′を第１のフィルタユニット、フィールドメ
モリ１２を第２のフィールドメモリ、フィルタユニット
１３を第２のフィルタユニットという。
適応形のディジタル信号処理回路の基本構成を示してい
る。図６のディジタル信号処理回路は、フィールドメモ
リ１′と、フィルタユニット２′とを備えている。フィ
ールドメモリ１′は図２のフィールドメモリ１と基本的
に同じ機能を、フィルタユニット２′は図２のフィルタ
ユニット２と基本的に同じ機能をそれぞれ有するもので
ある。フィルタユニット２′は、好ましくはフィールド
内内挿のための２タップＦＩＲフィルタである。このフ
ィルタユニット２′の出力は、動きがある場合に使用さ
れる。図６の回路は、制御ユニット１１を更に備えてい
る。この制御ユニット１１は、図２の制御ユニット３と
同様に、フィールドメモリ１′へのアドレス供給と、フ
ィルタユニット２′の制御とを司るものである。図６の
回路は、他のフィールドメモリ１２と、他のフィルタユ
ニット１３とを更に備えている。以下の説明では、フィ
ールドメモリ１′を第１のフィールドメモリ、フィルタ
ユニット２′を第１のフィルタユニット、フィールドメ
モリ１２を第２のフィールドメモリ、フィルタユニット
１３を第２のフィルタユニットという。
【００２０】第２のフィルタユニット１３は、好ましく
はフレーム内（フィールド間）内挿のための３タップＦ
ＩＲフィルタである。第２のフィルタユニット１３の出
力は、動きがない場合又は動きが遅い場合に使用され
る。好ましくは、３タップＦＩＲフィルタの１つの係数
が常に“０”に設定される。つまり、２タップＦＩＲフ
ィルタと、後述する２個のマルチプレクサ１７，１８と
により３タップＦＩＲフィルタが実現される。
はフレーム内（フィールド間）内挿のための３タップＦ
ＩＲフィルタである。第２のフィルタユニット１３の出
力は、動きがない場合又は動きが遅い場合に使用され
る。好ましくは、３タップＦＩＲフィルタの１つの係数
が常に“０”に設定される。つまり、２タップＦＩＲフ
ィルタと、後述する２個のマルチプレクサ１７，１８と
により３タップＦＩＲフィルタが実現される。
【００２１】簡単に説明すると、第２のフィルタユニッ
ト１３は、第１のフィルタユニット２′と同様のフィル
タ動作をする。ただし、入力信号が異なっている。制御
ユニット１１は、第１及び第２のフィルタユニット
２′，１３を制御する。
ト１３は、第１のフィルタユニット２′と同様のフィル
タ動作をする。ただし、入力信号が異なっている。制御
ユニット１１は、第１及び第２のフィルタユニット
２′，１３を制御する。
【００２２】混合器１４は、第１及び第２のフィルタユ
ニット２′，１３の各々の出力を混合し、正規化ユニッ
ト１９を介して合成映像信号を出力する。混合器１４の
動作は、動き検出ユニット（図示せず）から供給される
動き情報に基づいて、動き信号により制御される。
ニット２′，１３の各々の出力を混合し、正規化ユニッ
ト１９を介して合成映像信号を出力する。混合器１４の
動作は、動き検出ユニット（図示せず）から供給される
動き情報に基づいて、動き信号により制御される。
【００２３】混合器１４は、基本的には、動きがない場
合には第２のフィルタユニット１３からの出力を、動き
が最大である場合には第１のフィルタユニット２′から
の出力を各々そのまま該混合器の出力に通過させる。中
間的な動き値の場合には、混合器１４は第１及び第２の
フィルタユニット２′，１３の出力を混合する。
合には第２のフィルタユニット１３からの出力を、動き
が最大である場合には第１のフィルタユニット２′から
の出力を各々そのまま該混合器の出力に通過させる。中
間的な動き値の場合には、混合器１４は第１及び第２の
フィルタユニット２′，１３の出力を混合する。
【００２４】制御ユニット１１は、図６に示すように、
第１及び第２のフィルタユニット２′，１３に制御信号
を供給する。好ましくは、乗算器１５及び乗算器１６に
それぞれ制御信号が供給される。
第１及び第２のフィルタユニット２′，１３に制御信号
を供給する。好ましくは、乗算器１５及び乗算器１６に
それぞれ制御信号が供給される。
【００２５】制御ユニット１１は、１出力ラインごとに
動作する。入力フィールド中の２ライン間の物理的な間
隔は、１２８ステップに分割される。原理的には、各ス
テップの位置で補間により出力ラインを生成することが
できる。ただし、１から２までの拡大係数を実現するた
めには、補間により新たに生成され得る多数の出力ライ
ンのうち、１００／１２０Ｈｚモードでは最大で２本の
出力ラインのみが、５０／６０Ｈｚモードでは最大で４
本の出力ラインのみがそれぞれ必要である。したがっ
て、１２８ステップのすべてでラインを生成する必要は
ない。
動作する。入力フィールド中の２ライン間の物理的な間
隔は、１２８ステップに分割される。原理的には、各ス
テップの位置で補間により出力ラインを生成することが
できる。ただし、１から２までの拡大係数を実現するた
めには、補間により新たに生成され得る多数の出力ライ
ンのうち、１００／１２０Ｈｚモードでは最大で２本の
出力ラインのみが、５０／６０Ｈｚモードでは最大で４
本の出力ラインのみがそれぞれ必要である。したがっ
て、１２８ステップのすべてでラインを生成する必要は
ない。
【００２６】制御ユニット１１の出力は、生成すべき出
力ラインの番号を添字ｎとして、 ６ビット加算器及びレジスタ： ＫＭ0 ＝ＩＮＩＴ／２ ｍｏｄ ６４ ＫＭn ＝（ＫＭn-1 ＋ＣＯＭＰ／２） ｍｏｄ ６４ （ｎ＝１，２，３ ，…） ８ビット加算器及びレジスタ： ＴＥＭＰ0 ＝ＩＮＩＴ ｍｏｄ １２８ ＴＥＭＰn ＝（ＴＥＭＰn-1 ＋ＣＯＭＰ） ｍｏｄ １２８ （ｎ＝１， ２，３，…） ＫＮＭn ＝ＴＥＭＰn ｍｏｄ ６４ （ｎ＝０，１，２，３，…） ＣＴＲＬn ＝ＴＥＭＰn ｄｉｖ ６４ （ｎ＝０，１，２，３，…） ＬＡ0 ＝ＩＮＩＴ ｄｉｖ １２８ ＬＡn ＝ＬＡn-1 ＋ （ＴＥＭＰn-1 ＋ＣＯＭＰ） ｄｉｖ １２８ （ｎ＝１，２，３，…） のように、数学的に記述することができる。ここに、 ＩＮＩＴ＝初期値（生成フィールドＡ１，Ａ１* ，Ｂ１
* 又はＢ１に依存する） ＣＯＭＰ＝拡大係数（６４，６８，７２，…，１２８） ＫＭ＝乗算器１５に与えられる値（ビット０〜５） ＴＥＭＰ＝一時変数 ＫＮＭ＝乗算器１６に与えられる値（ビット０〜５） ＣＴＲＬ＝マルチプレクサ１７及び１８を制御するため
の信号 ＬＡ＝ラインアドレスカウンタの出力 ｍｏｄ＝モジュロ演算（除算の剰余） ｄｉｖ＝除算（商の整数部分） である。
力ラインの番号を添字ｎとして、 ６ビット加算器及びレジスタ： ＫＭ0 ＝ＩＮＩＴ／２ ｍｏｄ ６４ ＫＭn ＝（ＫＭn-1 ＋ＣＯＭＰ／２） ｍｏｄ ６４ （ｎ＝１，２，３ ，…） ８ビット加算器及びレジスタ： ＴＥＭＰ0 ＝ＩＮＩＴ ｍｏｄ １２８ ＴＥＭＰn ＝（ＴＥＭＰn-1 ＋ＣＯＭＰ） ｍｏｄ １２８ （ｎ＝１， ２，３，…） ＫＮＭn ＝ＴＥＭＰn ｍｏｄ ６４ （ｎ＝０，１，２，３，…） ＣＴＲＬn ＝ＴＥＭＰn ｄｉｖ ６４ （ｎ＝０，１，２，３，…） ＬＡ0 ＝ＩＮＩＴ ｄｉｖ １２８ ＬＡn ＝ＬＡn-1 ＋ （ＴＥＭＰn-1 ＋ＣＯＭＰ） ｄｉｖ １２８ （ｎ＝１，２，３，…） のように、数学的に記述することができる。ここに、 ＩＮＩＴ＝初期値（生成フィールドＡ１，Ａ１* ，Ｂ１
* 又はＢ１に依存する） ＣＯＭＰ＝拡大係数（６４，６８，７２，…，１２８） ＫＭ＝乗算器１５に与えられる値（ビット０〜５） ＴＥＭＰ＝一時変数 ＫＮＭ＝乗算器１６に与えられる値（ビット０〜５） ＣＴＲＬ＝マルチプレクサ１７及び１８を制御するため
の信号 ＬＡ＝ラインアドレスカウンタの出力 ｍｏｄ＝モジュロ演算（除算の剰余） ｄｉｖ＝除算（商の整数部分） である。
【００２７】ラインアドレスカウンタの出力は、第１の
フィールドメモリ１′に与えられる。第２のフィールド
メモリ１２に与えられるアドレスは、生成されるべきフ
ィールド（Ａ１，Ａ１* ，Ｂ１* 又はＢ１）に応じて、
１ラインだけ異ならせることができる。
フィールドメモリ１′に与えられる。第２のフィールド
メモリ１２に与えられるアドレスは、生成されるべきフ
ィールド（Ａ１，Ａ１* ，Ｂ１* 又はＢ１）に応じて、
１ラインだけ異ならせることができる。
【００２８】２個のマルチプレクサ１７，１８は、ＣＴ
ＲＬ信号により制御される。ＣＴＲＬ信号が“０”であ
れば、ラインメモリ４′の出力と第２のフィールドメモ
リ１２の出力とが第２のフィルタユニット１３で使用さ
れる。ＣＴＲＬ信号が“１”であれば、第１のフィール
ドメモリ１′の出力と第２のフィールドメモリ１２の出
力とが第２のフィルタユニット１３で使用される。
ＲＬ信号により制御される。ＣＴＲＬ信号が“０”であ
れば、ラインメモリ４′の出力と第２のフィールドメモ
リ１２の出力とが第２のフィルタユニット１３で使用さ
れる。ＣＴＲＬ信号が“１”であれば、第１のフィール
ドメモリ１′の出力と第２のフィールドメモリ１２の出
力とが第２のフィルタユニット１３で使用される。
【００２９】上記数式の数値例を、図７及び図８に示
す。最初の出力フィールドＡ１の初期値はＩＮＩＴ＝１
２８であり、拡大係数はＣＯＭＰ＝１００である。図７
は、この場合のｎ，ＫＭn ，６４−ＫＭn ，ＴＥＭ
Ｐn ，ＫＮＭn ，６４−ＫＮＭn 及びＣＴＲＬn と、第
１のフィールドメモリ１′の出力ライン（ＬＡn ）と、
ラインメモリ４′の出力ラインと、第２のフィールドメ
モリ１２の出力ラインとを示している。次の出力フィー
ルドＡ１* の初期値はＩＮＩＴ＝（１２８＋ＣＯＭＰ／
２）＝１７８であり、拡大係数はＣＯＭＰ＝１００であ
る。図８は、この場合のｎ，ＫＭn ，６４−ＫＭn ，Ｔ
ＥＭＰn ，ＫＮＭn ，６４−ＫＮＭn 及びＣＴＲＬ
n と、第１のフィールドメモリ１′の出力ライン（ＬＡ
n ）と、ラインメモリ４′の出力ラインと、第２のフィ
ールドメモリ１２の出力ラインとを示している。
す。最初の出力フィールドＡ１の初期値はＩＮＩＴ＝１
２８であり、拡大係数はＣＯＭＰ＝１００である。図７
は、この場合のｎ，ＫＭn ，６４−ＫＭn ，ＴＥＭ
Ｐn ，ＫＮＭn ，６４−ＫＮＭn 及びＣＴＲＬn と、第
１のフィールドメモリ１′の出力ライン（ＬＡn ）と、
ラインメモリ４′の出力ラインと、第２のフィールドメ
モリ１２の出力ラインとを示している。次の出力フィー
ルドＡ１* の初期値はＩＮＩＴ＝（１２８＋ＣＯＭＰ／
２）＝１７８であり、拡大係数はＣＯＭＰ＝１００であ
る。図８は、この場合のｎ，ＫＭn ，６４−ＫＭn ，Ｔ
ＥＭＰn ，ＫＮＭn ，６４−ＫＮＭn 及びＣＴＲＬ
n と、第１のフィールドメモリ１′の出力ライン（ＬＡ
n ）と、ラインメモリ４′の出力ラインと、第２のフィ
ールドメモリ１２の出力ラインとを示している。
【００３０】図９は、最初の出力フィールドＡ１の生成
の様子を概念的に示している。図７によれば、ｎ＝１の
とき、ＫＭn ＝５０かつ６４−ＫＭn ＝１４である。し
たがって、第１のフィルタユニット２′の出力ライン１
は、第１のフィールドメモリ１′から得られた入力ライ
ン１に比率７８％（＝５０／６４）を掛けた値と、ライ
ンメモリ４′から得られた入力ライン０に比率２２％
（＝１４／６４）を掛けた値との和で求められる。ま
た、ｎ＝１のときには、ＫＮＭn ＝３６かつ６４−ＫＮ
Ｍn ＝２８である。したがって、第２のフィルタユニッ
ト１３の出力ライン１は、第１のフィールドメモリ１′
から得られた入力ライン１に比率５６％（＝３６／６
４）を掛けた値と、第２のフィールドメモリ１２から得
られた入力ライン１に比率４４％（＝２８／６４）を掛
けた値との和で求められる。
の様子を概念的に示している。図７によれば、ｎ＝１の
とき、ＫＭn ＝５０かつ６４−ＫＭn ＝１４である。し
たがって、第１のフィルタユニット２′の出力ライン１
は、第１のフィールドメモリ１′から得られた入力ライ
ン１に比率７８％（＝５０／６４）を掛けた値と、ライ
ンメモリ４′から得られた入力ライン０に比率２２％
（＝１４／６４）を掛けた値との和で求められる。ま
た、ｎ＝１のときには、ＫＮＭn ＝３６かつ６４−ＫＮ
Ｍn ＝２８である。したがって、第２のフィルタユニッ
ト１３の出力ライン１は、第１のフィールドメモリ１′
から得られた入力ライン１に比率５６％（＝３６／６
４）を掛けた値と、第２のフィールドメモリ１２から得
られた入力ライン１に比率４４％（＝２８／６４）を掛
けた値との和で求められる。
【００３１】さて、図６の回路は、インターレース走査
変換と順次走査変換とを実現することができる。この回
路の動作原理を、種々のケース、すなわちインターレー
ス走査又は順次走査、ズーミングあり又はズーミングな
し、動きあり又は動きなし（静止）の各ケースについ
て、図１０及び図１１を参照しながら説明する。
変換と順次走査変換とを実現することができる。この回
路の動作原理を、種々のケース、すなわちインターレー
ス走査又は順次走査、ズーミングあり又はズーミングな
し、動きあり又は動きなし（静止）の各ケースについ
て、図１０及び図１１を参照しながら説明する。
【００３２】図１０は、図６の構成による１００／１２
０Ｈｚインターレース走査変換の例を概念的に示してい
る。インターレース走査の場合には、上述のようにフィ
ールド数が２倍にされる。つまり、入力映像信号のフィ
ールドＡ１の期間に、２つのサブフィールドＡ１，Ａ１
* が生成され、かつ表示される。
０Ｈｚインターレース走査変換の例を概念的に示してい
る。インターレース走査の場合には、上述のようにフィ
ールド数が２倍にされる。つまり、入力映像信号のフィ
ールドＡ１の期間に、２つのサブフィールドＡ１，Ａ１
* が生成され、かつ表示される。
【００３３】「ズームなし」かつ「静止（動きなし）」
の画像の場合には、サブフィールドＡ１は入力フィール
ドＡ１と同一であり、サブフィールドＡ１* は直前の入
力フィールドＢ０と同一である（ケース２）。
の画像の場合には、サブフィールドＡ１は入力フィール
ドＡ１と同一であり、サブフィールドＡ１* は直前の入
力フィールドＢ０と同一である（ケース２）。
【００３４】「ズームなし」かつ「動きあり」の場合に
は、サブフィールドＡ１は入力フィールドＡ１と同一で
あるが、サブフィールドＡ１* のラインは入力フィール
ドＡ１の中の隣接ラインの補間により生成される。後者
は、図１０において「Ａ１，Ａ１ＬＤ」と表現されてい
る（ケース１）。ここに、ＬＤは「ライン遅延」を表わ
す。
は、サブフィールドＡ１は入力フィールドＡ１と同一で
あるが、サブフィールドＡ１* のラインは入力フィール
ドＡ１の中の隣接ラインの補間により生成される。後者
は、図１０において「Ａ１，Ａ１ＬＤ」と表現されてい
る（ケース１）。ここに、ＬＤは「ライン遅延」を表わ
す。
【００３５】「ズームあり」かつ「動きあり」の場合に
は、サブフィールドＡ１及びＡ１*の各々のラインは、
入力フィールドＡ１の中の隣接ラインの補間により生成
される（ケース３）。
は、サブフィールドＡ１及びＡ１*の各々のラインは、
入力フィールドＡ１の中の隣接ラインの補間により生成
される（ケース３）。
【００３６】図１０の最後のケースは、「ズームあり」
かつ「静止（動きなし）」のケースである（ケース
４）。サブフィールドＡ１及びＡ１* の各々のライン
は、入力フィールドＡ１の中の隣接ラインと直前の入力
フィールドＢ０のラインとの補間により生成される。詳
しくは後に説明するが、互いに隣接する入力フィールド
Ａ１及びＢ０のライン間の補間は、第２のフィルタユニ
ット１３の中のマルチプレクサ１７及び１８の動作によ
って実現される。
かつ「静止（動きなし）」のケースである（ケース
４）。サブフィールドＡ１及びＡ１* の各々のライン
は、入力フィールドＡ１の中の隣接ラインと直前の入力
フィールドＢ０のラインとの補間により生成される。詳
しくは後に説明するが、互いに隣接する入力フィールド
Ａ１及びＢ０のライン間の補間は、第２のフィルタユニ
ット１３の中のマルチプレクサ１７及び１８の動作によ
って実現される。
【００３７】図１１は、図６の構成による５０／６０Ｈ
ｚ順次走査変換の例を概念的に示している。順次走査変
換の場合には、上述のように入力フィールドの各々が補
間により１フレームに拡張される。そして、合成された
フレームの全ラインが同じフィールド期間のうちに表示
される。図１１は、上述の４ケースの各々について、フ
レームＡ１／Ａ１* のラインと、フレームＢ１／Ｂ１*
のラインとの生成の様子を示している。
ｚ順次走査変換の例を概念的に示している。順次走査変
換の場合には、上述のように入力フィールドの各々が補
間により１フレームに拡張される。そして、合成された
フレームの全ラインが同じフィールド期間のうちに表示
される。図１１は、上述の４ケースの各々について、フ
レームＡ１／Ａ１* のラインと、フレームＢ１／Ｂ１*
のラインとの生成の様子を示している。
【００３８】図６によれば、図１０に示す１００／１２
０Ｈｚインターレース走査変換において出力フィールド
がＡ１及びＡ１* である場合には、第１のフィールドメ
モリ１′の出力データは入力フィールドＡ１のデータで
あり、ラインメモリ４′の出力データは入力フィールド
Ａ１の１ライン遅延データである。第２のフィールドメ
モリ１２の出力は入力フィールドＢ０である。したがっ
て、第１のフィルタユニット２′のフィルタ入力は、入
力フィールドＡ１と、１ライン遅延された入力フィール
ドＡ１すなわちＡ１ＬＤとである。一方、第２のフィル
タユニット１３の入力は、入力フィールドＡ１，Ａ１Ｌ
Ｄと、入力フィールドＢ０とである。後者すなわち３タ
ップフィルタ１３の１つの係数は常に“０”に設定され
るので、２タップフィルタと２個のマルチプレクサとに
より３タップフィルタが実現される。
０Ｈｚインターレース走査変換において出力フィールド
がＡ１及びＡ１* である場合には、第１のフィールドメ
モリ１′の出力データは入力フィールドＡ１のデータで
あり、ラインメモリ４′の出力データは入力フィールド
Ａ１の１ライン遅延データである。第２のフィールドメ
モリ１２の出力は入力フィールドＢ０である。したがっ
て、第１のフィルタユニット２′のフィルタ入力は、入
力フィールドＡ１と、１ライン遅延された入力フィール
ドＡ１すなわちＡ１ＬＤとである。一方、第２のフィル
タユニット１３の入力は、入力フィールドＡ１，Ａ１Ｌ
Ｄと、入力フィールドＢ０とである。後者すなわち３タ
ップフィルタ１３の１つの係数は常に“０”に設定され
るので、２タップフィルタと２個のマルチプレクサとに
より３タップフィルタが実現される。
【００３９】出力フィールドがＢ１及びＢ１* である場
合には、第１のフィールドメモリ１′の出力データは入
力フィールドＢ１のデータであり、ラインメモリ４′の
出力データは入力フィールドＢ１の１ライン遅延データ
である。第２のフィールドメモリ１２の出力は入力フィ
ールドＡ１である。つまり、第１のフィルタユニット
２′のフィルタ入力は、入力フィールドＢ１と、１ライ
ン遅延された入力フィールドＢ１すなわちＢ１ＬＤとで
ある。一方、第２のフィルタユニット１３の入力は、入
力フィールドＢ１，Ｂ１ＬＤと、入力フィールドＡ１と
である。後者すなわち３タップフィルタ１３の１つの係
数は常に“０”に設定されるので、２タップフィルタと
２個のマルチプレクサとにより３タップフィルタが実現
される。
合には、第１のフィールドメモリ１′の出力データは入
力フィールドＢ１のデータであり、ラインメモリ４′の
出力データは入力フィールドＢ１の１ライン遅延データ
である。第２のフィールドメモリ１２の出力は入力フィ
ールドＡ１である。つまり、第１のフィルタユニット
２′のフィルタ入力は、入力フィールドＢ１と、１ライ
ン遅延された入力フィールドＢ１すなわちＢ１ＬＤとで
ある。一方、第２のフィルタユニット１３の入力は、入
力フィールドＢ１，Ｂ１ＬＤと、入力フィールドＡ１と
である。後者すなわち３タップフィルタ１３の１つの係
数は常に“０”に設定されるので、２タップフィルタと
２個のマルチプレクサとにより３タップフィルタが実現
される。
【図１】（ａ）は伝統的な５０／６０Ｈｚインターレー
ス走査を、（ｂ）は１００／１２０Ｈｚインターレース
走査を、（ｃ）は５０／６０Ｈｚ順次走査をそれぞれ示
す原理図である。
ス走査を、（ｂ）は１００／１２０Ｈｚインターレース
走査を、（ｃ）は５０／６０Ｈｚ順次走査をそれぞれ示
す原理図である。
【図２】本発明の実施形態に係るディジタル信号処理回
路の基本構成図である。
路の基本構成図である。
【図３】図２の構成の詳細動作例を示す図である。
【図４】図２の構成の次の詳細動作例を示す図である。
【図５】図２の構成の動作例を示す概念図である。
【図６】本発明の他の実施形態に係るディジタル信号処
理回路の基本構成図である。
理回路の基本構成図である。
【図７】図６の構成の詳細動作例を示す図である。
【図８】図６の構成の次の詳細動作例を示す図である。
【図９】図６の構成の動作例を示す概念図である。
【図１０】図６の構成による１００／１２０Ｈｚインタ
ーレース走査変換の例を示す概念図である。
ーレース走査変換の例を示す概念図である。
【図１１】図６の構成による５０／６０Ｈｚ順次走査変
換の例を示す概念図である。
換の例を示す概念図である。
１，１′ フィールドメモリ（第１のフィールドメモ
リ） ２，２′ フィルタユニット（第１の補間手段） ３ 制御ユニット（ズーミング及びアップコンバージョ
ン制御手段） ４，４′ ラインメモリ ５，６ 加算器 ７ 乗算器（重み付け手段） ８ ラインアドレスカウンタ（ラインアドレスカウンタ
手段） ９ ７ビット加算器（加算手段） １０ レジスタ（ライン遅延手段） １１ 制御ユニット（ズーミング及びアップコンバージ
ョン制御手段） １２ フィールドメモリ（第２のフィールドメモリ） １３ フィルタユニット（第２の補間手段） １４ 混合器（混合手段） １５，１６ 乗算器（重み付け手段） １７，１８ マルチプレクサ（マルチプレクサ手段） １９ 正規化ユニット
リ） ２，２′ フィルタユニット（第１の補間手段） ３ 制御ユニット（ズーミング及びアップコンバージョ
ン制御手段） ４，４′ ラインメモリ ５，６ 加算器 ７ 乗算器（重み付け手段） ８ ラインアドレスカウンタ（ラインアドレスカウンタ
手段） ９ ７ビット加算器（加算手段） １０ レジスタ（ライン遅延手段） １１ 制御ユニット（ズーミング及びアップコンバージ
ョン制御手段） １２ フィールドメモリ（第２のフィールドメモリ） １３ フィルタユニット（第２の補間手段） １４ 混合器（混合手段） １５，１６ 乗算器（重み付け手段） １７，１８ マルチプレクサ（マルチプレクサ手段） １９ 正規化ユニット
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ミハエル ガイセル
ドイツ連邦共和国 63743 アシャフェ
ンブルク−オーベルナウ ベートーフェ
ンシュトラーセ 21
(72)発明者 ロルフ ジンガー
スイス連邦 8048 チューリッヒ オイ
ゲン−フーバー−シュトラーセ 17ツェ
ー
(56)参考文献 特開 平５−260447（ＪＰ，Ａ)
特開 平４−345389（ＪＰ，Ａ)
特開 平４−144387（ＪＰ，Ａ)
特開 平２−293793（ＪＰ，Ａ)
特開 平６−350974（ＪＰ，Ａ)
特開 平７−123371（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/38 - 5/46
H04N 5/262 - 5/28
H04N 7/00 - 7/088
Claims (11)
- 【請求項１】 テレビ受像機のためのディジタル信号処
理回路であって、 輝度信号又はクロミナンス信号の１フィールド部分を表
わす入力データを格納するための第１のフィールドメモ
リ（１′）と、 前記第１のフィールドメモリ（１′）から受け取ったラ
インデータに基づいて、補間されたラインデータを生成
するための第１の補間手段（２′）と、 入力された拡大係数に基づいて、前記第１のフィールド
メモリ（１′）からのラインデータの読み出しと、前記
第１の補間手段（２′）によりなされる補間とを制御す
るためのズーミング及びアップコンバージョン制御手段
（１１）とを備え、 前記ディジタル信号処理回路は、第２のフィールドメモ
リ（１２）と、第２の補間手段（１３）と、混合手段
（１４）とを更に備え、 前記第２のフィールドメモリ（１２）は、前記第１のフ
ィールドメモリ（１′）の出力に接続され、 前記第２の補間手段（１３）は、前記第２のフィールド
メモリ（１２）の出力を第１の入力として受け取り、前
記第１のフィールドメモリ（１′）の出力を第２の入力
として受け取り、かつ前記第１のフィールドメモリの出
力に対して１ライン分遅延したラインデータを第３の入
力として受け取って、前記第１及び第２の入力又は前記
第１及び第３の入力のいずれかの組合せに基づいて、補
間されたラインデータを生成し、 前記混合手段（１４）は、前記第１及び第２の補間手段
（２′，１３）の各々から出力されたデータを受け取
り、かつ該両データと、動き検出ユニットから供給され
た動き信号とに基づいて出力データを生成する ことを特
徴とするディジタル信号処理回路。 - 【請求項２】 請求項１記載のディジタル信号処理回路
において、 前記第１の補間手段（２′）は、ＦＩＲフィルタ、好ま
しくは２タップＦＩＲフィルタであることを特徴とする
ディジタル信号処理回路。 - 【請求項３】 請求項１又は２に記載のディジタル信号
処理回路において、 前記第２の補間手段（１３）は、ＦＩＲフィルタ、好ま
しくは２タップＦＩＲフィルタであることを特徴とする
ディジタル信号処理回路。 - 【請求項４】 請求項２又は３に記載のディジタル信号
処理回路において、 前記ＦＩＲフィルタは、前記ズーミング及びアップコン
バージョン制御手段（１１）により制御される重み付け
手段（７，１６）を有することを特徴とするディジタル
信号処理回路。 - 【請求項５】 請求項３又は４に記載のディジタル信号
処理回路において、前記第２の補間手段（１３）の 前記ＦＩＲフィルタは、
前記第１及び第２の入力又は前記第１及び第３の入力の
いずれかの組合せを通過させるためのマルチプレクサ手
段（１７，１８）を有することを特徴とするディジタル
信号処理回路。 - 【請求項６】 請求項１〜５のいずれか１項に記載のデ
ィジタル信号処理回路において、 前記ズーミング及びアップコンバージョン制御手段（１
１）は、前記第１の補間手段（２′）でなされる重み付
け操作と前記第２の補間手段（１３）でなされる重み付
け操作とを制御し、かつ前記第２の補間手段（１３）が
有する前記マルチプレクサ手段（１７，１８）の切替え
を更に制御することを特徴とするディジタル信号処理回
路。 - 【請求項７】 請求項１〜６のいずれか１項に記載のデ
ィジタル信号処理回路において、 前記第１の補間手段（２′）は、前記第１のフィールド
メモリ（１′）から出力された現ラインデータに対して
１ライン分遅延したラインデータを出力するための少な
くとも１個のラインメモリ（４′）を有することを特徴
とするディジタル信号処理回路。 - 【請求項８】 請求項１〜７のいずれか１項に記載のデ
ィジタル信号処理回路において、 前記第２の補間手段（１３）への前記第３の入力は、前
記第１の補間手段（２′）が有するライン遅延手段から
供給されることを特徴とするディジタル信号処理回路。 - 【請求項９】 請求項１〜８のいずれか１項に記載のデ
ィジタル信号処理回路において、 前記ズーミング及びアップコンバージョン制御手段（１
１）は、前記第１の補間手段（２′）へ適切なラインデ
ータのみが供給されるように、受け取ったアクティブエ
リア信号に従って、前記第１のフィールドメモリ
（１′）から読み出されるべき最初のラインデータを決
定することを特徴とするディジタル信号処理回路。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
ディジタル信号処理回路において、 前記ズーミング及びアップコンバージョン制御手段（１
１）は、加算手段（９）と、ライン遅延手段（１０）
と、ラインアドレスカウンタ手段（８）とを有し、 前記加算手段（９）は、前記拡大係数を第１の入力とし
て受け取り、かつ該加算手段の出力データを前記ライン
遅延手段（１０）に供給し、 前記ライン遅延手段（１０）は、該ライン遅延手段の出
力を前記第１及び第２の補間手段（２′，１３）に供給
し、かつ該ライン遅延手段の出力を前記加算手段（９）
に第２の入力として供給し、 前記ラインアドレスカウンタ手段（８）は、前記ライン
遅延手段（１０）の出力のうちの最上位ビットを受け取
り、かつ該ラインアドレスカウンタ手段の出力により前
記第１のフィールドメモリ（１′）の読み出しを制御す
ることを特徴とするディジタル信号処理回路。 - 【請求項１１】 請求項１０記載のディジタル信号処理
回路において、 前記加算手段（９）は７ビット加算器であり、 前記ライン遅延手段（１０）は、該ライン遅延手段の出
力のうちの下位６ビットを前記加算手段（９）に第２の
入力として供給し、該ライン遅延手段の出力のうちの下
位６ビットを前記第１及び第２の補間手段（２′，１
３）に供給し、かつ該ライン遅延手段の出力のうちの最
上位ビットを前記ラインアドレスカウンタ手段（８）に
供給することを特徴とするディジタル信号処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96106130.6 | 1996-04-18 | ||
| EP19960106130 EP0802671B1 (en) | 1996-04-18 | 1996-04-18 | Digital signal processing circuit for a television receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284672A JPH09284672A (ja) | 1997-10-31 |
| JP3527603B2 true JP3527603B2 (ja) | 2004-05-17 |
Family
ID=8222687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33519896A Expired - Fee Related JP3527603B2 (ja) | 1996-04-18 | 1996-12-16 | テレビ受像機のためのディジタル信号処理回路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0802671B1 (ja) |
| JP (1) | JP3527603B2 (ja) |
| CN (1) | CN1140993C (ja) |
| DE (1) | DE69606852T2 (ja) |
| MY (1) | MY117363A (ja) |
| SG (1) | SG55297A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098936B2 (en) * | 2003-03-11 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Image display system and method including optical scaling |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9012326D0 (en) * | 1990-06-01 | 1990-07-18 | Thomson Consumer Electronics | Wide screen television |
| DE69210303T2 (de) * | 1991-05-23 | 1996-11-14 | Hitachi Ltd | Breitbildschirmfernsehempfänger mit Bildseitenverhältnisumwandlungsfunktion und Verfahren zur Darstellung eines vergrösserten Abschnittes |
| JPH04345389A (ja) * | 1991-05-23 | 1992-12-01 | Hitachi Ltd | ワイドアスペクト変換機能付ワイド画面テレビジョン受信機 |
| JP3231142B2 (ja) * | 1993-06-18 | 2001-11-19 | 株式会社日立製作所 | 映像圧縮拡大回路及び装置 |
-
1996
- 1996-04-18 EP EP19960106130 patent/EP0802671B1/en not_active Expired - Lifetime
- 1996-04-18 DE DE1996606852 patent/DE69606852T2/de not_active Expired - Fee Related
- 1996-12-16 JP JP33519896A patent/JP3527603B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-04 SG SG1997001052A patent/SG55297A1/en unknown
- 1997-04-10 MY MYPI9701564 patent/MY117363A/en unknown
- 1997-04-18 CN CNB971109087A patent/CN1140993C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| MY117363A (en) | 2004-06-30 |
| CN1140993C (zh) | 2004-03-03 |
| EP0802671A1 (en) | 1997-10-22 |
| EP0802671B1 (en) | 2000-03-01 |
| DE69606852D1 (de) | 2000-04-06 |
| JPH09284672A (ja) | 1997-10-31 |
| DE69606852T2 (de) | 2000-06-29 |
| SG55297A1 (en) | 1998-12-21 |
| CN1177256A (zh) | 1998-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3231142B2 (ja) | 映像圧縮拡大回路及び装置 | |
| KR100742460B1 (ko) | 영상 신호 변환 방법 | |
| JP3145703B2 (ja) | ２段補間システム | |
| JP4146528B2 (ja) | 画像処理装置 | |
| EP0860080B1 (en) | Method and apparatus for de-interlacing video fields to progressive scan video frames | |
| KR100294676B1 (ko) | 범용 영상 포맷 변환 장치 | |
| JP3527603B2 (ja) | テレビ受像機のためのディジタル信号処理回路 | |
| JP3545577B2 (ja) | 走査線変換装置 | |
| JP3403966B2 (ja) | 超音波診断装置及び倍速変換装置 | |
| JP2944284B2 (ja) | 多画面表示装置 | |
| JPH10145817A (ja) | 画像信号のｉｐ変換およびフォ−マット変換の信号処理回路 | |
| JPH0759055A (ja) | 映像信号方式変換装置 | |
| JP4186582B2 (ja) | 画像信号の処理装置および処理方法 | |
| JP4207704B2 (ja) | 画像信号の処理装置および処理方法、並びにそれを利用した画像表示装置 | |
| KR100224919B1 (ko) | 영상처리장치의 화면 종횡비 변환회로 및 방법 | |
| JP2572623Y2 (ja) | 拡大表示装置 | |
| JP3458496B2 (ja) | 圧縮伸長制御回路と映像信号圧縮装置 | |
| JP3879972B2 (ja) | 映像信号処理回路 | |
| JPH11196382A (ja) | フィールド内内挿方法及び回路 | |
| JP2002064791A (ja) | 走査線変換回路 | |
| JP2000105825A (ja) | 画像拡大装置 | |
| JPH0564161A (ja) | ワイド画面テレビジヨン受像機 | |
| JP2002314950A (ja) | 画像処理装置 | |
| JP2001022330A (ja) | 信号処理装置及びそれを用いた表示装置 | |
| JP2002112111A (ja) | 映像信号処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040220 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |