JP4146528B2 - 画像処理装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、画像の縮小・拡大機能を有する画像処理装置に関する。
【0002】
【従来の技術】
画像処理装置では、画像を所望のサイズに調整するために、画像の縮小処理や拡大処理が行われることがある。図16は、従来の垂直方向の画像縮小処理の内容を示す説明図である。図16(A)に示す元画像は、ライン番号が1,4,7のラインが黒で塗りつぶされており、他のラインは白である。図16(B)に示す縮小画像は、この元画像を0.8倍に縮小したものである。
【0003】
【発明が解決しようとする課題】
図16(B)に示す縮小画像では、元画像のライン番号1,6のラインが欠落しており、この結果、黒い水平線が1本消失している。この例から解るように、従来の垂直方向の縮小処理では、いくつかのラインが単に欠落してしまい、この結果、細い線分が消失してしまう場合があった。例えば図16(C)に示すような、1ライン幅の線分L1〜L3を有する元画像を縮小すると、図16(D)に示すように、もとの線分L3が欠落して完全に消失してしまう場合があった。このような画像部分の欠落による問題は、水平方向の縮小時にも発生していた。
【0004】
図17は、従来の垂直方向の画像拡大処理の内容を示す説明図である。図17(A)に示す元画像は、前述した図16(A)と同じものである。図17(B)に示す拡大画像は、この元画像を1.25倍に拡大したものである。図17(B)では、元画像のライン番号0,4のラインが追加されており、この結果、これらのラインの幅が2倍に太っている。この例から解るように、従来の垂直方向の拡大処理では、いくつかのラインが単純に追加されるので、画像内の線の幅が過度に太ってしまうという問題があった。このような画像部分の追加による問題は、水平方向の拡大時にも発生していた。
【0005】
さらに、従来の拡大処理では、画像を整数倍に拡大することは容易であるが、小数部を含む任意の倍率で画像を拡大することは困難であった。
【0006】
この発明は、従来技術における上述の課題を解決するためになされたものであり、縮小時の画像部分の欠落や拡大時の画像部分の太りを緩和することのできる技術を提供することを第1の目的とする。
【0007】
また、小数部を含みうる任意の倍率で画像を拡大することのできる技術を提供することを第2の目的とする。
【0008】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第1の画像処理装置は、
動画画像データを前記動画画像データの同期信号に応じて更新しつつ順次記憶するためのフレームメモリと、
任意の値に設定された垂直方向の縮小率に応じて前記フレームメモリに前記動画画像データを書き込む際に前記動画画像データで表される画像を垂直方向に縮小し、前記動画画像データの同期信号に同期して1つずつ順次増加するラインアドレス毎に当該ラインが前記垂直方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第1のラインを検出するとともに、前記第1のラインと前記第1のラインに隣接する第2のラインとを含む複数のラインの動画画像データを補間することによって前記第2のラインの画像を修正する垂直縮小部と、
任意の値に設定された水平方向の縮小率に応じて前記動画画像データで表される画像を水平方向に縮小し、前記動画画像データの同期信号に同期して1つずつ順次増加する画素アドレス毎に当該画素が前記水平方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第1の画素を検出するとともに、前記第1の画素と前記第1の画素に隣接する第2の画素とを含む複数の画素の動画画像データを補間することによって前記第2の画素の画像を修正する水平縮小部と、を備える。
前記垂直縮小部は、前記動画画像データの同期信号に同期して1つずつ順次増加するラインアドレスと前記垂直方向の縮小率とを乗じて整数化して得られた書き込みラインアドレスの値として同じ値が2回以上繰り返されたか否かによって、前記1つずつ順次増加するラインアドレスで指定されるラインが前記垂直方向の縮小により欠落するか否かを判定する。
また、前記水平縮小部は、前記動画画像データの同期信号に同期して1つずつ順次増加する画素アドレスと前記水平方向の縮小率とを乗じて整数化して得られた書込画素アドレスの値として同じ値が2回以上繰り返されたか否かによって、前記1つずつ順次増加する画素アドレスで指定される画素が前記垂直方向の縮小により欠落するか否かを判定する。
【0009】
上記第1の画像処理装置における垂直縮小部は、縮小によって第1のラインが欠落することを検出して、縮小の際にラインの情報が完全に欠落してしまうことを防止することができる。また、欠落するラインに隣接しないラインに対しては補間処理を行わないので、画像の鮮鋭度を余り劣化させること無く、ラインの欠落による画質の低下を緩和することができる。水平縮小部も、同様に、縮小の際に単に画素が欠落してしまうことを防止することができ、また、画像の鮮鋭度を余り劣化させること無く、画素の欠落による画質低下を緩和することができる。
【0010】
上記第1の画像処理装置において、
前記垂直縮小部と前記水平縮小部のそれぞれは、
与えられた画像データを所定量記憶するバッファと、
前記バッファから読み出された第1の画像データと、前記第1の画像データの後に続く画像部分を表す第2の画像データとを加重平均することによって第3の画像データを作成する加重平均部と、
与えられた前記第2の画像データと、前記加重平均部から出力された前記第3の画像データとを含む複数の画像データの中から1つを選択して出力する選択部と、
画像の縮小率に応じて、前記縮小に伴って欠落する画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
を備えることが好ましい。
【0011】
これらの各縮小部では、与えられた第2の画像データと、加重平均部で生成された第3の画像データとを含む複数の画像データの中から選択部が1つの画像データを選択して出力するので、縮小時の欠落が緩和された画像データをリアルタイムに生成することができる。
【0012】
上記第1の画像処理装置は、さらに、
前記選択信号に応じて、前記フレームメモリに与える書込アドレスの増加を制御する書込アドレス制御部、を備えることが好ましい。
【0013】
こうすれば、縮小時の欠落が緩和された画像データを、フレームメモリの適切なアドレスに書き込むことができる。
【0014】
また、上記第1の画像処理装置において、
前記垂直縮小部と前記水平縮小部における縮小率は、それぞれ0.5から1の範囲内の値であり、従って、前記垂直縮小部における縮小に伴って欠落する画像部分は1ヶ所について1ライン分であり、前記水平縮小部における縮小に伴って欠落する画像部分は1ヶ所について1画素分であることが好ましい。
【0015】
本発明の第2の画像処理装置は、画像データを記憶するためのフレームメモリと、
前記フレームメモリから読み出された画像データで表される画像を垂直方向に拡大し、拡大によって追加される第1のラインを検出するととともに、前記第1のラインに隣接する複数のラインの画像データを補間することによって前記第1のラインの画像データを生成する垂直拡大部と、
前記画像データで表される画像を水平方向に拡大し、拡大によって追加される第1の画素を検出するとともに、前記第1の画素と前記第1の画素に隣接する複数の画素の画像データを補間することによって前記第1の画素の画像データを生成する水平拡大部と、
を備える。
【0016】
第2の画像処理装置における垂直拡大部は、拡大によって第1のラインが追加されるときに、第1のラインと、第1のラインに隣接する第2のラインとを含む複数のラインの画像データを補間することによって、第1のラインを生成することができる。従って、拡大の際に単にラインが追加されて線分が太ってしまうことを防止することができる。また、元の画像に存在していたラインに対しては補間処理を行わないので、画像の鮮鋭度を余り劣化させること無く、ラインの拡大による画質の劣化を緩和することができる。水平拡大部も、同様に、拡大の際に単に画素が太ってしまうことを防止することができ、また、画像の鮮鋭度を余り劣化させること無く、画素の追加による画質の劣化を緩和することができる。
【0017】
上記第2の画像処理装置において、前記垂直拡大部と前記水平拡大部のそれぞれは、
与えられた画像データを所定量記憶するバッファと、
前記バッファから読み出された第1の画像データと、前記第1の画像データの後に続く画像部分を表す第2の画像データとを加重平均することによって第3の画像データを作成する加重平均部と、
与えられた前記第2の画像データと、前記加重平均部から出力された前記第3の画像データとを含む複数の画像データの中から1つを選択して出力する選択部と、
画像の拡大率に応じて、前記拡大に伴って追加される画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
を備える。
【0018】
各拡大部では、与えられた第2の画像データと、加重平均部で生成された第3の画像データとを含む複数の画像データの中から選択部が1つの画像データを選択して出力するので、拡大時の太りが緩和された画像データをリアルタイムに生成することができる。
【0019】
上記第2の画像処理装置は、さらに、
前記選択信号に応じて、前記フレームメモリに与える読出アドレスの増加を制御する読出アドレス制御部と、を備えることが好ましい。
【0020】
こうすれば、拡大の対象となる画像データを、フレームメモリの適切なアドレスから読み出すことができる。
【0021】
上記第2の画像処理装置において、
前記垂直拡大部と前記水平拡大部における拡大率は、それぞれ1から2の範囲内の値であり、従って、前記垂直拡大部における拡大に伴って追加される画像部分は1ヶ所について1ライン分であり、前記水平拡大部における拡大に伴って追加される画像部分は1ヶ所について1画素分であることが好ましい。
【0022】
本発明の第3の画像処理装置は、
1から2の範囲内の第1の拡大率に従って画像を拡大する第1の拡大部と、
整数である第2の拡大率に従って画像を拡大する第2の拡大部と、を備え、
前記第1と第2の拡大部で直列的に画像を拡大することによって、前記第1と第2の拡大率の積で与えられる第3の拡大率で画像を拡大することを特徴とする。なお、第1と第2の拡大部における画像の拡大の順序は任意であり、第1の拡大部による拡大の後に第2の拡大部による拡大が行われても良く、逆に、第2の拡大部による拡大の後に第1の拡大部による拡大が行われても良い。
【0023】
小数部を含みうる第1の拡大率による画像の拡大と、整数である第2の拡大率による画像の拡大とが直列的に行われるので、小数部を含みうる任意の倍率で画像を拡大することができる。
【0024】
上記第3の画像処理装置において、
前記第1と第2の拡大部はこの順に直列的に画像の拡大処理を実行し、
前記第2の拡大部は、前記第1の拡大部の第1の出力速度に前記第2の拡大率を乗じた第2の出力速度で画像データを出力するように前記拡大処理を実行することが好ましい。
【0025】
こうすれば、第2の拡大部は、第1の拡大部から出力された画像データをそのまま順次拡大処理していくことができるので、全体として高速に拡大処理を実行することができる。
【0026】
【発明の実施の形態】
A.画像処理装置の全体構成:
次に、本発明の実施の形態を実施例に基づき説明する。図1は、この発明の実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、第1のビデオセレクタ30と、同期分離回路32と、n個のA−D変換器34と、フレームメモリ36と、ビデオプロセッサ38と、第2のビデオセレクタ40と、液晶ディスプレイ駆動回路42と、液晶ディスプレイパネル44と、メニュー生成回路46と、フォントROM48と、CPU50とを備えるコンピュータシステムである。
【0027】
この画像処理装置の全体は、液晶プロジェクタ内に設けられており、液晶ディスプレイパネル44に表示する画像を処理するための装置である。液晶ディスプレイパネル44に表示された画像は、図示しない光学系を用いて投写スクリーン上に投写される。第1のビデオセレクタ30には、複数のアナログ画像信号V1,V2が与えられており、ビデオプロセッサ38から与えられる選択信号SEL1に応じてその中の1つが選択的に出力される。複数のアナログ画像信号V1,V2としては、例えばパーソナルコンピュータから出力されたコンピュータ画面を表す画像信号や、ビデオレコーダやテレビから出力された動画映像信号等が供給される。同期分離回路32は、第1のビデオセレクタ30から与えられたアナログ画像信号から垂直同期信号VSYNC1と水平同期信号HSYNC1を分離し、また、コンポーネント画像信号(同期信号を含まない画像信号)を出力する。
【0028】
同期分離回路32から出力されたコンポーネント画像信号は、n個のA−D変換器34によってデジタル画像信号に変換される。すなわち、n個のA−D変換器34は、順次1つずつ切り換えながら使用され、各A−D変換器34は、元の画像信号の周波数の1/nの周波数を有するサンプリングクロックに従ってアナログ信号をデジタル信号に変換する。
【0029】
ビデオプロセッサ38は、フレームメモリ36への画像の書込みや読出しを行うためのプロセッサであり、画像の拡大・縮小を行う機能を有している。ビデオプロセッサ38の内部構成と機能の詳細については後述する。ビデオプロセッサ38には、A−D変換器34から与えられるデジタル画像信号の他に、他のデジタル画像出力装置から出力されたデジタル画像信号DV3も供給可能である。
【0030】
フレームメモリ36から読み出されてビデオプロセッサ38で処理されたデジタル画像信号は、第2のビデオセレクタ40に入力される。第2のビデオセレクタ40には、メニュー生成回路46から出力されたもう1つのデジタル画像信号も供給されている。メニュー生成回路46は、液晶ディスプレイパネル44における表示状態(輝度、コントラスト、同期、トラッキング、色の濃さ、色合い)等を使用者が調整するためのメニューを表すデジタル画像信号を生成している。フォントROM48は、このメニューに用いられる文字のフォントデータを格納している。第2のビデオセレクタ40は、ビデオプロセッサ38から与えられる選択信号SEL2に応じて、入力された2つのデジタル画像信号を切り換えつつ出力する。この結果、フレームメモリ36から読み出された画像内に、メニュー画面が重畳された合成画像を表すデジタル画像信号DV4がビデオセレクタ40から出力される。
【0031】
ビデオセレクタ40から出力されたデジタル画像信号DV4は、液晶ディスプレイ駆動回路42に供給される。液晶ディスプレイ駆動回路42は、この画像信号DV4に応じて、液晶ディスプレイ44に画像を表示する。また、液晶ディスプレイ駆動回路42は、画像表示のための垂直同期信号VSYNC2と水平同期信号HSYNC2とを生成して他の回路に出力している。
【0032】
フレームメモリ36からの画像信号の読み出しと、読み出された画像信号の処理とは、液晶ディスプレイ駆動回路42から出力された同期信号VSYNC2,HSYNC2に同期して行われる。一方、前述したA−D変換器34におけるサンプリングや、フレームメモリ36に画像信号を書き込むための処理は、同期分離回路32で分離された同期信号VSYNC1,HSYNC1に同期して行われる。これらの第1の同期信号VSYNC1,HSYNC1と、第2の同期信号VSYNC2,HSYNC2とは互いに非同期である。もちろん、第1の同期信号VSYNC1,HSYNC1と、第2の同期信号VSYNC2,HSYNC2として、互いに同期する信号を使用することも可能である。
【0033】
このように、画像信号を外部から受け取ってフレームメモリ36に書き込むまでの処理を第1の同期信号VSYC1,HSYNC1で行い、フレームメモリ36から画像信号を読み出して画像を表示するまでの処理を、第1の同期信号とは同期または非同期の第2の同期信号VSYNC2,HSYNC2で行っているので、入力される画像信号の周波数の値として、表示用の画像信号の周波数とは無関係に、比較的広い範囲の値を許容することができる。すなわち、表示用の出力画像信号の周波数を一定に保ちつつ、入力される画像信号の同期信号VSYC1,HSYNC1の周波数に応じて、入力画像信号をフレームメモリ36に書き込む処理を行うことができる。このような利点は、入力画像信号の周波数の取りうる範囲が極めて広い場合に特に有益である。
【0034】
B.ビデオプロセッサ38の内部構成:
図2は、ビデオプロセッサ38内の画像書込制御部の構成を示すブロック図である。画像書込制御部は、色変換回路60と、データセレクタ62と、n個のラインバッファ64と、縮小/フィルタ回路66と、書込画像調整回路68と、CPU書込制御回路70と、書込制御信号生成回路72と、画像書込条件レジスタ74と、書込クロック生成回路76と、フレームメモリ制御回路80とを備えている。
【0035】
色変換回路60には、n個のA−D変換器34から出力されたn個のコンポーネント画像信号が入力される。このコンポーネント画像信号としては、YUV信号やRGB信号等の種々のタイプの信号が入力可能である。色変換回路60は、YUV信号が入力されたときに、これらをRGB信号に変換する機能を有する。色変換回路60にRGB信号が入力されている場合には、色変換回路60、そのRGB信号をそのまま出力する。
【0036】
データセレクタ62は、色変換回路60から出力されたRGB信号と、バスを介して与えられた他のRGB信号DV3(図1)とのうちの一方を選択して出力する。なお、データセレクタ62に与えられる選択信号は、CPU50から供給される。
【0037】
ラインバッファ64は、A−D変換器34の個数と同じn個のバッファ要素を有している。カラー画像はRGBの3色の画像信号で表されるので、RGBの各色に関してn個のラインバッファ64がそれぞれ設けられている。ラインバッファ64は、A−D変換器34で生成されたn個のパラレルな画像信号を一時的に記憶するためのメモリである。
【0038】
縮小/フィルタ回路66は、フレームメモリ36に書き込まれる画像を垂直および水平方向に縮小するとともに、縮小の際に欠落するラインや欠落する画素に関するフィルタリング処理を行う。縮小/フィルタ回路66の内部構成と動作についてさらに後述する。
【0039】
書込制御信号生成回路72は、画像信号をフレームメモリ36に書き込む際のアドレスや制御信号を生成してフレームメモリ制御回路80に供給する機能を有する。フレームメモリ制御回路80は、フレームメモリ36への画像信号の書き込みと読み出しとを調停する機能を有する。すなわち、フレームメモリ制御回路80は、書込制御信号生成回路72から与えられる書込みのためのアドレスおよび制御信号と、後述する画像読出制御部の読出制御信号生成回路から与えられる読出しのためのアドレスおよび制御信号とを受けて、フレームメモリ36にこれらを供給する。
【0040】
書込画像調整回路68は、フレームメモリ36に書き込まれる画像の垂直方向および水平方向のサイズと、フレームメモリ36のメモリ空間内における書込対象領域の位置とを調整する機能を有する。画像のサイズの調整は、画像の垂直方向と水平方向の縮小率を縮小/フィルタ回路66に供給して、縮小/フィルタ回路66に画像を縮小させることによって実現される。また、フレームメモリ36内の書込対象領域の位置は、書込開始アドレスを書込画像調整回路68から書込制御信号生成回路72に供給することによって実現される。書込制御信号生成回路72は、この書込開始アドレスを始点として、書込対象領域内の書込アドレスを順次生成する。書込画像調整回路68は、さらに、ラインバッファ64に供給するアドレスを生成している。
【0041】
CPU書込制御回路70は、バスを介して与えられるデジタル画像信号DV3をフレームメモリ36に書き込むためのアドレスと制御信号とを生成するための回路である。画像書込条件レジスタ74は、画像信号をフレームメモリ36に書き込む際の種々の条件を記憶するレジスタである。これらの条件は、バスを介してCPU50によって設定される。図2において、「*」が付されているブロックは、画像書込条件レジスタ74に設定された条件に従って、それぞれの処理を実行する。すなわち、画像書込条件レジスタ74に登録される書込条件としては、色変換回路60における色変換の有無や色変換のタイプ、データセレクタ62における選択、縮小/フィルタ回路66における縮小率、フレームメモリ36の書込開始位置、等がある。
【0042】
書込クロック生成回路76は、同期分離回路32(図1)から供給される水平同期信号HSYNC1に従ってドットクロック信号DCLK1を生成する。書込クロック生成回路76は、図示しないPLL回路を有している。このPLL回路における分周比は、画像書込条件レジスタ74から与えられる。なお、図2に示す画像書込制御部における処理は、このドットクロック信号DCLK1と、同期信号VSYNC1,HSYNC1とに同期して実行される。
【0043】
図3は、ビデオプロセッサ38内の画像読出制御部の構成を示すブロック図である。画像読出制御部は、フレームメモリ制御回路80と、読出制御信号生成回路90と、拡大/フィルタ回路94と、輝度/コントラスト調整回路96と、階調補正回路98と、CPU読出用ラインバッファ100と、CPU読出制御回路102と、読出画像調整回路104と、画像読出条件レジスタ106と、読出クロック生成回路108とを備えている。
【0044】
図3に示すフレームメモリ制御回路80は、前述した図2に示すものと同じである。読出制御信号生成回路90は、画像信号をフレームメモリ36から読み出す際のアドレスや制御信号を生成してフレームメモリ制御回路80に供給する機能を有する。拡大/フィルタ回路94は、フレームメモリ36から読み出された画像を垂直および水平方向に拡大するとともに、拡大の際に追加されるラインや追加される画素に関するフィルタリング処理を行う。拡大/フィルタ回路94の内部構成と動作についてさらに後述する。なお、画像の読み出しの際には、読み出しアドレスを間引くことによって、画像を縮小することも可能である。このような画像の縮小処理は、読出制御信号生成回路90によって実行される。
【0045】
輝度/コントラスト調整回路96は、表示される画像の輝度やコントラストを調整する機能を有する。また、階調補正回路98は、ルックアップテーブルを用いてガンマ補正などの階調補正を行う。
【0046】
CPU読出用ラインバッファ100は、フレームメモリ36からバス上に画像信号を読み出す際に使用されるバッファである。バス上に画像信号を読み出す際には、CPU読出制御回路102がアドレスや制御信号を生成する。
【0047】
読出画像調整回路104は、フレームメモリ36から読み出される画像の垂直方向および水平方向のサイズと、フレームメモリ36のメモリ空間内における読出対象領域の位置とを調整する機能を有する。画像のサイズの調整は、画像の垂直方向と水平方向の拡大率を拡大/フィルタ回路94に供給して、拡大/フィルタ回路94に画像を拡大させることによって実現される。また、フレームメモリ36内の読出対象領域の位置は、読出開始アドレスを読出画像調整回路104から読出制御信号生成回路90に供給することによって実現される。読出制御信号生成回路90は、この読出開始アドレスを始点として、読出対象領域内の読出アドレスを順次生成する。
【0048】
画像読出条件レジスタ106は、画像信号をフレームメモリ36から読み出す際の種々の条件を記憶するレジスタである。これらの条件は、バスを介してCPU50によって設定される。図3において、「**」が付されているブロックは、画像読出条件レジスタ106に設定された条件に従って、それぞれの処理を実行する。すなわち、画像読出条件レジスタ106に登録される読出条件としては、フレームメモリ36の読出開始位置、拡大/フィルタ回路94における拡大率、輝度/コントラスト調整回路96における調整パラメータ、階調補正回路98における補正パラメータ、等がある。
【0049】
読出クロック生成回路108は、液晶ディスプレイ駆動回路42(図1)から供給される水平同期信号HSYNC2に従ってドットクロック信号DCLK2を生成する。読出クロック生成回路108は、内部に図示しないPLL回路を有している。このPLL回路における分周比は、画像読出条件レジスタ106から与えられる。なお、図3に示す画像読出制御部における処理は、このドットクロック信号DCLK2と、同期信号VSYNC2,HSYNC2とに同期して実行される。
【0050】
C.縮小/フィルタ回路66の内部構成と動作:
図4は、縮小/フィルタ回路66によって行われる画像書込時の垂直方向の縮小/フィルタリング処理の概要を示す説明図である。図4(A)は元画像を示し、図4(B)は従来の方法で縮小された縮小画像を、また、図4(C)は実施例の縮小/フィルタ回路66によって縮小された縮小画像を示している。
【0051】
各画像の左側には、元画像のラインアドレスLADがそれぞれ記されている。図4(B)に示す縮小画像は、従来技術において説明した図16(B)の縮小画像と同じである。前述したように、従来の縮小処理では、元のラインアドレスが1,6のラインが欠落していた。このため、図16(C),(D)で説明したように、画像内の重要な線が消失してしまうことがあった。
【0052】
一方、図4(C)に示すように、実施例の縮小/フィルタ回路66による縮小/フィルタリング処理では、欠落するラインアドレス1,6のラインが、それぞれ隣接するラインと加重平均される。例えば、ラインアドレス1のラインは、その直前のライン(ラインアドレス0のライン)と加重平均される。従って、ラインアドレス1のライン完全には消失せず、元の線分よりもやや薄い色の線分が縮小画像内に残される。すなわち、実施例の縮小/フィルタ回路66は、1画素の幅の線分が縮小画像から完全に消失していまうことを防止することができる。なお、縮小/フィルタ回路66において実行されるフィルタリング処理は、隣接する2ライン分の画像信号を加重平均する処理を意味している。
【0053】
図5は、縮小/フィルタ回路66の内部構成を示すブロック図である。縮小/フィルタ回路66は、垂直縮小/フィルタ回路110と、水平縮小/フィルタ回路112とを備えている。なお、図5に示されているラインアドレス発生回路140と画素アドレス発生回路142は、図2に示した書込制御信号生成回路72内に含まれる回路である。
【0054】
垂直縮小/フィルタ回路110は、垂直デシメーションフラグ生成回路120と、FIFOバッファ122と、加算器124と、乗算器126と、マルチプレクサ128とを有している。なお、この明細書において、「デシメーション」とは、画像の縮小処理や間引き処理を意味している。水平縮小/フィルタ回路112も、垂直縮小/フィルタ回路110とほぼ同様な構成を有しており、水平デシメーションフラグ生成回路130と、バッファ132と、加算器134と、乗算器136と、マルチプレクサ138とを有している。但し、垂直縮小/フィルタ回路110のFIFOバッファ122は1ライン分の画像信号を格納する容量を有しているのに対して、水平縮小/フィルタ回路112のバッファ132は1画素分の画像信号を格納する容量を有している。
【0055】
垂直デシメーションフラグ生成回路120には、ラインアドレスLADと、書込時の垂直方向の縮小率Rwvとが書込画像調整回路68(図2)から入力されている。ラインアドレスLADは、図2に示すラインバッファ64から画像信号を読み出すために書込画像調整回路68からラインバッファ64に与えられるラインアドレスと同じものである。垂直デシメーションフラグ生成回路120は、このラインアドレスLADと垂直縮小率Rwvとに応じて、後述する演算を行って垂直デシメーションフラグFwvを生成する。垂直デシメーションフラグFwvは、FIFOバッファ122とマルチプレクサ128とラインアドレス発生回路140とに供給される。
【0056】
ラインバッファ64(図2)から供給された1ライン分の画像信号VaはFIFOバッファ122に格納される。FIFOバッファ122に格納された画像信号は、次のラインの画像信号がラインバッファ64から供給される時にFIFOバッファ122から読み出される。従って、FIFOバッファ122から読み出される画像信号Vbは、ラインバッファ64から与えられている画像信号Vaよりも1ライン手前の画像信号である。加算器124は、ラインバッファ64から供給された画像信号Vaと、FIFOバッファ122から読み出された画像信号Vbとを加算し、加算された画像信号には、乗算器126において1/2が乗じられる。乗算器126から出力される画像信号Vabは、ラインバッファ64から与えられた画像信号Vaと、その1ライン手前の画像信号Vbとを平均したものである。この平均化された画像信号Vabは、マルチプレクサ128のB入力端子に入力される。マルチプレクサ128のA入力端子には、ラインバッファ64から与えられた画像信号Vaがそのまま入力されている。マルチプレクサ128は、垂直デシメーションフラグFwvのレベルに従って、入力された2つの画像信号Va,Vabの一方を選択して出力する。
【0057】
図6は、垂直縮小/フィルタ回路110の動作に関連する各種のパラメータの算出方法を示す説明図である。ここで、Rwvは垂直縮小率を示し、また、LADは元のラインアドレスを、WLADはフレームメモリ36に与えられる書込ラインアドレスを、Fwvは垂直デシメーションフラグ生成回路120で生成される垂直デシメーションフラグを、MPXはマルチプレクサ128の入力端子A/Bの選択状態を、そして、Vout1はマルチプレクサ128から出力される画像データが元のどのラインに対応しているかをそれぞれ示している。
【0058】
書込ラインアドレスWLADは、垂直縮小率Rwvと、元のラインアドレスLADとの乗算結果を整数化した値で与えられる。図6の例では、垂直縮小率Rwvが0.8なので、書込ラインアドレスWLADは0,0,1,2…となる。垂直デシメーションフラグFwvは、書込ラインアドレスWLADの値が2回以上繰り返されたときにHレベルとなり、それ以外のときにはLレベルとなる。すなわち、垂直デシメーションフラグ生成回路120は、ラインアドレスLADが更新される度に、ラインアドレスLADと垂直縮小率Rwvとを乗算して、その乗算結果WLADが前回の乗算結果と同じ場合には、垂直デシメーションフラグFwvをHレベルに立ち上げる。一方、乗算結果WLADが前回の乗算結果と異なる場合には、垂直デシメーションフラグFwvをLレベルに立ち下げる。図6の例では、元のラインアドレスLADが1と6の場合に垂直デシメーションフラグFwvがHレベルになっていることが解る。図4(B)に示したように、ラインアドレスLADが1と6のラインは、従来の単純な縮小処理において欠落するラインである。従って、垂直デシメーションフラグFwvは、縮小に伴って欠落するラインを示す信号である。
【0059】
マルチプレクサ128(図5)の選択状態は、垂直デシメーションフラグFwvのレベルに応じて切り換えられる。すなわち、図6の「MPX」の欄に示すように、垂直デシメーションフラグFwvがLレベルの場合には、マルチプレクサ128のA端子から入力された画像信号Vaが選択されて出力される。一方、垂直デシメーションフラグFwvがHレベルの場合には、マルチプレクサ128のB端子に入力された画像信号Vabが選択されて出力される。前述したように、A端子に入力された画像信号Vaは、ラインバッファ64から供給されている画像信号であり、B端子に入力される画像信号Vabは、この画像信号Vaと、その1ライン手前の画像信号Vbとを平均した信号である。従って、垂直デシメーションフラグFwvがHレベルの場合には、欠落するラインの画像信号Vaと、その1つ手前のラインの画像信号Vbとを平均した信号Vabがマルチプレクサ128で選択されて出力される。例えば、図6の例において、元のラインアドレスLADが1のラインの画像信号Vaが入力されたときには、出力画像信号Vout1として、ラインアドレスLADが0と1である2つのラインL1,L2を平均した画像信号Vabが出力される。なお、垂直デシメーションフラグFwvがLレベルの場合には、ラインバッファ64から与えられた画像信号Vaがそのまま出力される。
【0060】
図5に示されているように、垂直デシメーションフラグFwvはラインアドレス発生回路140にも供給されている。このラインアドレス発生回路140は、書込制御信号生成回路72(図2)に含まれる回路であり、フレームメモリ36に与える書込ラインアドレスWLADを実際に生成している。垂直デシメーションフラグFwvがLレベルの場合には、書込ラインアドレスは、ラインバッファ64におけるラインアドレスLADの更新に同期して更新される。一方、垂直デシメーションフラグFwvがHレベルの場合には、書込ラインアドレスWLADの更新が禁止され、書込ラインアドレスWLADは同じ値に保たれる。従って、垂直デシメーションフラグFwvがHレベルの場合には、書込ラインアドレスWLADが直前のラインと同じに保たれるので、フレームメモリ36には、直前のラインの画像信号の上に次のラインの画像信号が書き込まれる。例えば、図6において、ラインアドレスLADが0と1である2つのラインL0,L1を平均した画像信号が、ラインアドレスLADが0であるラインL0の画像信号に上書きされる。
【0061】
なお、ラインアドレス発生回路140における書込ラインアドレスWLADの更新を、上述のように垂直デシメーションフラグFwvのレベルに応じて制御する代わりに、ラインアドレス発生回路140内において独自に書込ラインアドレスWLADの更新を制御することも可能である。この場合には、ラインアドレス発生回路140内に、垂直デシメーションフラグ生成回路120とほぼ同様の回路を設けて、垂直デシメーションフラグFwvと等価な信号を生成するようにすればよい。
【0062】
図7は、垂直縮小/フィルタ回路110の動作を示すタイミングチャートである。図7(a)はラインバッファ64におけるラインアドレスを示し、図7(b)は書込ラインアドレスLADを、また、図7(c)は垂直デシメーションフラグFwvを示している。図7(d)に示す書込制御信号FW#と図7(e)に示す読出制御信号FR#は、FIFOバッファ122における書込みと読み出しを許可する信号であり、図示しないFIFO制御回路から供給されている。これらの信号FW#、FR#は負論理であり、Lレベルの時にのみ画像信号の書込みや読み出しが許可される。図7(c)〜(e)を見れば解るように、垂直デシメーションフラグFwvがLレベルのラインでは、FIFOバッファ122への画像信号の書込みが許可されるとともに、FIFOバッファ122からの読み出しが禁止される。一方、垂直デシメーションフラグFwvがHレベルのラインでは、FIFOバッファ122への画像信号の書込みが禁止されるとともに、FIFOバッファ122からの読み出しが許可される。
【0063】
図7(a)、(f)に示すように、ラインバッファ64から垂直縮小/フィルタ回路110に与えられる画像信号VaのラインアドレスLADは1つずつ順次増加する。また、図7(g)に示すように、FIFOバッファ122からは、垂直デシメーションフラグFwvがHレベルのときにのみ、画像信号Vbが読み出される。元のラインアドレスLADが1の時には、図7(f)に示す画像信号Vaと、図7(g)に示す画像信号Vbとが加算平均されて、図7(h)に示す画像信号Vabが作成される。そして、この画像信号Vabがマルチプレクサ128から出力される(図7(i))。
【0064】
このように、図5に示す垂直縮小/フィルタ回路110では、従来の単純な縮小処理において欠落していたラインを、その直前のラインと加算平均することによって、これらの2つのラインとの情報を含む1つのラインを生成する。この結果、1ラインが完全に欠落することが無いので、水平1ラインの重要な線分が縮小画像で消失してしまうことを防止することができる。また、縮小によって欠落するラインに隣接しないラインに関しては、フィルタリング処理(加算平均処理)を行わないので、フィルタリング処理によって画像の鮮鋭度を余り劣化させることが無い。
【0065】
また、この垂直縮小/フィルタ回路110では、画像信号を一時的に格納するためのバッファメモリとして、1ライン分のFIFOバッファ122を使用するだけなので、バッファメモリの容量が比較的少なくて済むという利点がある。さらに、垂直縮小/フィルタ回路110では、1ライン毎に順次供給される画像信号をリアルタイムにフィルタリングしつつ出力できるので、動画画像信号を高速に処理して出力することができる。
【0066】
図5に示す水平縮小/フィルタ回路112は、垂直縮小/フィルタ回路110とほぼ同様な構成を有しており、垂直縮小/フィルタ回路110のFIFOバッファ122は1ラインの記憶容量を有しているのに対して、水平縮小/フィルタ回路112のバッファ132は1画素分の記憶容量を有している点が異なるだけである。従って、その縮小/フィルタリング処理の内容もほぼ同じであり、上述の垂直縮小/フィルタ回路110の説明において、「1ライン」を「1画素」に置き換えればその動作は容易に理解できる。すなわち、水平縮小/フィルタ回路112は、垂直縮小/フィルタ回路110から出力された画像信号Vout1に対して、水平方向の縮小処理とフィルタリング処理とを並行して実行する。この処理は、水平デシメーションフラグ生成回路130において生成される水平デシメーションフラグRwhのレベルに従って実行される。また、画素アドレス発生回路142は、この水平デシメーションフラグRwhのレベルに応じてフレームメモリ36の書込画素アドレスMPADの更新の制御を行う。この結果、従来の単純な縮小処理において欠落していた画素を、その直前の画素と加算平均することによって、これらの2つの画素の情報を含む1つの画素を生成する。この結果、1画素が完全に欠落することが無いので、1画素幅の重要な線分が縮小画像で消失してしまうことを防止することができる。また、縮小によって欠落する画素に隣接しない画素に関しては、フィルタリング処理(加算平均処理)を行わないので、フィルタリング処理によって画像の鮮鋭度を余り劣化させることが無い。
【0067】
垂直縮小/フィルタ回路110における垂直縮小率Rwvと、水平縮小/フィルタ回路112における水平縮小率Rwhは、独立に設定することが可能である。また、縮小によるラインや画素の欠落を防止する効果は、これらの縮小率が、それぞれ0.5から1の範囲内にあるときが顕著である。これは、この範囲では、1ヶ所に1ラインまたは1画素の欠落が生じるだけだからである。もちろん、縮小率は、これ以下の任意の値に設定することが可能である。
【0068】
なお、図5に示す垂直縮小/フィルタ回路110と水平縮小/フィルタ回路112では、2つの画像データの単純な加算平均を行う回路(加算器124,134と乗算器126,136)をそれぞれ用いていたが、重み付き加算平均(すなわち加重平均)を行う回路を利用するようにしてもよい。
【0069】
また、垂直縮小/フィルタ回路110と水平縮小/フィルタ回路112の配列は、図5とは逆にすることも可能である。すなわち、まず、水平縮小/フィルタ回路112で水平方向に縮小した後に、垂直縮小/フィルタ回路110で垂直方向に縮小するようにしてもよい。
【0070】
D.拡大/フィルタ回路94の構成と動作の概要:
図8は、フレームメモリ36から読み出された画像を拡大するための拡大/フィルタ回路94の内部構成とその処理内容の概要を示す説明図である。拡大/フィルタ回路94は、直列に接続された2つの拡大/インターポレーション回路150,152を備えている。第1の拡大/インターポレーション回路150は、入力された画像信号V1をM1倍に拡大するとともに、拡大によって追加される画像部分を、その前後の画像部分から補間して生成する処理を行う。この第1の拡大率M1は、1から2の範囲内の値である。第2の拡大/インターポレーション回路152は、第1の拡大/インターポレーション回路150から与えられた画像信号V2をM2倍に拡大するとともに、拡大によって追加される画像部分をその前後の画像部分から補間して生成する処理を行う。この第2の拡大率M2は整数である。図8(D)に示すように、第2の拡大/インターポレーション回路152から出力される画像の拡大率は、2つの拡大率M1,M2の積に等しい。
【0071】
このように、1から2の範囲の第1の拡大率M1で画像を拡大する第1の拡大/インターポレーション回路150と、整数である第2の拡大率M2で画像を拡大する第2の拡大/インターポレーション回路152を直列に設けるようにすれば、以下に詳述するように、それぞれの拡大率の範囲に応じた適切な処理を行うことができる。この結果、小数部を含む任意の拡大率(M1×M2)で、あまり画質を落とすことなく画像を拡大することが可能である。
【0072】
E.第1の拡大/インターポレーション回路150の構成と動作:
図9は、第1の拡大/インターポレーション回路150によって行われる垂直方向の拡大/インターポレーション処理の概要を示す説明図である。図9(A)は元画像を示し、図9(B)は従来の方法で拡大された拡大画像を、また、図9(C)は実施例の第1の拡大/インターポレーション回路150によって拡大された拡大画像を示している。
【0073】
各画像の左側には、フレームメモリ36から画像を読み出す際の読出ラインアドレスRLADがそれぞれ記されている。図9(B)の縮小画像は、従来技術において説明した図17(B)の縮小画像と同じである。前述したように、従来の拡大処理では、元のラインアドレスが0,4のラインが単純に追加されていた。このため、画像内に含まれる線の幅が過度に太ってしまうという問題があった。
【0074】
一方、図9(C)に示すように、実施例の第1の拡大/インターポレーション回路150による拡大/インターポレーション処理では、追加されるラインが、追加されるラインの前後に存在する元画像の2本のラインの加重平均によって生成される。例えば、ラインアドレス4と5の間に追加されるラインは、これらのラインの加重平均によって生成される。従って、ラインアドレス4のラインが単に太くならずに、やや濃度の薄いラインが追加されるだけである。すなわち、実施例の第1の拡大/インターポレーション回路150では、拡大によって画像内の線分が単純に太くなっていまうことを防止することができる。なお、第1の拡大/インターポレーション回路150において実行されるインターポレーション処理とは、追加されるラインの前後に存在する2ライン分の画像信号を加重平均する処理を意味している。
【0075】
図10は、第1の拡大/インターポレーション回路150の内部構成を示すブロック図である。第1の拡大/インターポレーション回路150は、垂直拡大/インターポレーション回路160と、水平拡大/インターポレーション回路162とを備えている。なお、図10に示されているラインアドレス発生回路190と画素アドレス発生回路192は、図3に示した読出制御信号生成回路90に含まれている回路である。
【0076】
垂直拡大/インターポレーション回路160は、垂直インターポレーションフラグ生成回路170と、FIFOバッファ172と、加算器174と、乗算器176と、マルチプレクサ178とを有している。水平拡大/インターポレーション回路162も、垂直拡大/インターポレーション回路160とほぼ同様な構成を有しており、水平インターポレーションフラグ生成回路180と、バッファ182と、加算器184と、乗算器186と、マルチプレクサ188とを有している。但し、垂直拡大/インターポレーション回路160のFIFOバッファ172は1ライン分の画像信号を格納する容量を有しているのに対して、水平拡大/インターポレーション回路162のバッファ182は1画素分の画像信号を格納する容量を有している。
【0077】
図10を図5と比較すれば解るように、図10に示す垂直拡大/インターポレーション回路160は、図5に示す垂直縮小/フィルタ回路110の垂直デシメーションフラグ生成回路120を垂直インターポレーションフラグ生成回路170で置き換えた構成を有している。また、図10に示す水平拡大/インターポレーション回路162は、図5に示す水平縮小/フィルタ回路112の水平デシメーションフラグ生成回路130を水平インターポレーションフラグ生成回路180で置き換えた構成を有している。
【0078】
垂直インターポレーションフラグ生成回路170には、ラインアドレスLADと、読出時の垂直方向の第1の拡大率Rrvとが読出画像調整回路104(図3)から入力される。ラインアドレスLADは、垂直拡大/インターポレーション回路160で1ライン処理される度に1つずつ順次増加される。このラインアドレスLADは、図5に示すものとは異なるアドレスであるが、図示の便宜上、同じ符号を使用している。垂直インターポレーションフラグ生成回路170は、このラインアドレスLADと垂直拡大率Rrvとに応じて、後述する演算を行って垂直インターポレーションフラグFrvを生成する。垂直インターポレーションフラグFrvは、FIFOバッファ172とマルチプレクサ178とラインアドレス発生回路190とに供給されている。
【0079】
フレームメモリ36から読み出された1ライン分の画像信号Uaは、FIFOバッファ172に格納される。FIFOバッファ172に格納された画像信号は、次のラインの画像信号がフレームメモリ36から供給される時にFIFOバッファ172から読み出される。従って、FIFOバッファ172から読み出される画像信号Ubは、フレームメモリ36から読み出されている画像信号Uaよりも1ライン手前の画像信号である。加算器174は、フレームメモリ36から読み出された画像信号Uaと、FIFOバッファ172から読み出された画像信号Ubとを加算する。加算された画像信号には、乗算器176において1/2が乗じられる。すなわち、乗算器176から出力される画像信号Uabは、フレームメモリ36から読み出された画像信号Uaと、その1ライン手前の画像信号Ubとを平均したものである。この平均化された画像信号Uabは、マルチプレクサ178のB入力端子に入力される。マルチプレクサ178のA入力端子には、フレームメモリ36から読み出された画像信号Uaがそのまま入力されている。マルチプレクサ178は、垂直インターポレーションフラグFrvのレベルに従って、入力された2つの画像信号Ua,Uabの一方を選択して出力する。
【0080】
図11は、垂直拡大/インターポレーション回路160における動作に関連する各種のパラメータの算出方法を示す説明図である。ここで、Rrvは垂直拡大率を示し、また、LADは順次に更新されるラインアドレスを、LAD/RrvはラインアドレスLADを垂直拡大率Rrvで除算した結果を、RLADはフレームメモリ36に与えられる読出ラインアドレスを、LFIFOはFIFOバッファ172に記憶されている画像信号の元のラインを、Frvは垂直インターポレーションフラグ生成回路170で生成される垂直インターポレーションフラグを、MPXはマルチプレクサ178の入力端子A/Bの選択状態を、そして、Uout1はマルチプレクサ178から出力される画像データの元のラインアドレスをそれぞれ示している。なお、順次1ずつ更新されるラインアドレスLADは、垂直拡大/インターポレーション回路160から出力される画像のライン番号を示しているものと考えることができる。
【0081】
図11の左から3番目の欄の値「LAD/Rrv」は、ラインアドレスLADを垂直拡大率Rrvで除した結果を整数化した値である。図11の例では、垂直拡大率Rrvが1.25なので、この除算結果LAD/Rrvは0,0,1,2…となる。図11に矢印で示すように、垂直インターポレーションフラグFrvは、この除算結果LAD/Rrvの値が2回以上繰り返されたときにHレベルとなり、それ以外のときにはLレベルとなる。すなわち、垂直インターポレーションフラグ生成回路170は、ラインアドレスLADが更新される度に、ラインアドレスLADと垂直拡大率Rrvとを除算して、除算結果(LAD/Rrv)が前回の除算結果と同じ場合には、垂直インターポレーションフラグFrvをHレベルに立ち上げる。一方、除算結果が前回の結果と異なる場合には、垂直インターポレーションフラグFrvをLレベルに立ち下げる。図11の例では、元のラインアドレスLADが1と6の場合に垂直インターポレーションフラグFrvがHレベルになっていることが解る。前述した図9(B)に示したように、ラインアドレスLADが1と6のラインは、従来の単純な拡大処理で追加されるラインである。従って、垂直インターポレーションフラグFrvは、拡大に伴って追加されるラインを示す信号である。
【0082】
マルチプレクサ178(図10)の選択状態は、垂直インターポレーションフラグFrvのレベルに応じて切り換えられる。すなわち、図11の「MPX」の欄に示すように、垂直インターポレーションフラグFrvがLレベルの場合には、マルチプレクサ178のA端子から入力された画像信号Uaが選択されて出力される。一方、垂直インターポレーションフラグFrvがHレベルの場合には、マルチプレクサ178のB端子に入力された画像信号Uabが選択されて出力される。前述したように、A端子に入力された画像信号Uaは、フレームメモリ36から読み出されつつある画像信号であり、B端子に入力される画像信号Uabは、この画像信号Uaとその1ライン手前の画像信号Ubとを平均した信号である。従って、垂直インターポレーションフラグFrvがHレベルの場合には、フレームメモリ36から読み出されているラインの画像信号Uaと、その1ライン手前の画像信号Ubとを平均した信号Uabがマルチプレクサ178で選択されて出力される。例えば、図11の例において、元のラインアドレスLADが1のラインの画像信号Uaが入力されているときには、出力画像信号Uout1として、ラインアドレスLADが0と1である2つのラインを平均した画像信号Uabが出力される。一方、垂直インターポレーションフラグFrvがLレベルの場合には、フレームメモリ36から読み出されている画像信号Uaがそのまま出力される。
【0083】
図10に示されているように、垂直インターポレーションフラグFrvはラインアドレス発生回路190にも供給されている。このラインアドレス発生回路190は、読出制御信号生成回路90(図3)に含まれている回路であり、フレームメモリ36に与える読出ラインアドレスRLADを実際に生成している。図11に示されているように、垂直インターポレーションフラグFrvがLレベルの場合には、その次のラインにおいて、読出ラインアドレスRLADは、元のラインアドレスLADの更新に同期して更新される。一方、垂直インターポレーションフラグFrvがHレベルの場合には、図11に矢印で示されるように、その次のラインにおいて読出ラインアドレスRLADの更新が禁止され、読出ラインアドレスRLADが同じ値に保たれる。従って、垂直インターポレーションフラグFrvがHレベルの場合には、読出ラインアドレスRLADが直前のラインと同じに保たれるので、フレームメモリ36から、前回と同じラインの画像信号が読み出される。例えば、図11において、ラインアドレスLADが1と2のときに、読出ラインアドレスRLADが1であるラインの画像信号が2回続けて読み出される。
【0084】
図11の「LFIFO」の欄に示すように、FIFOバッファ172からは、現在フレームメモリ36から読み出されているラインの1つ手前のラインの画像信号が読み出されている。
【0085】
なお、ラインアドレス発生回路190における読出ラインアドレスRLADの更新を、上述のように垂直インターポレーションフラグFrvのレベルに応じて制御する代わりに、ラインアドレス発生回路190内において読出ラインアドレスRLADの更新を独自に制御することも可能である。
【0086】
図12は、垂直拡大/インターポレーション回路160の動作を示すタイミングチャートである。図12(a)は出力される画像信号のラインアドレスLADを示し、また、図12(b)は読出ラインアドレスRLADを、図12(c)は垂直インターポレーションフラグFrvを示している。図12(d)に示す書込制御信号FW#と図12(e)に示す読出制御信号FR#は、FIFOバッファ172における書込みと読み出しを許可する信号であり、図示しないFIFO制御回路から供給されている。これらの信号FR#,FW#は負論理であり、Lレベルの時にのみ画像信号の書込みや読み出しが許可される。図12(c)〜(e)を見れば解るように、垂直インターポレーションフラグFrvがLレベルのラインでは、FIFOバッファ172への画像信号の書込みが許可されるとともに、FIFOバッファ172からの読み出しが禁止される。一方、垂直インターポレーションフラグFrvがHレベルのラインでは、FIFOバッファ172への画像信号の書込みが禁止されるとともに、FIFOバッファ172からの読み出しが許可される。
【0087】
図12(f)に示すように、フレームメモリ36から読み出された画像信号Uaのラインのアドレスは、垂直インターポレーションフラグFrvがHレベルの時には更新されず、Lレベルの時には1つずつ増加する。一方、図12(g)に示すように、FIFOバッファ172からは、垂直インターポレーションフラグFrvがHレベルのときにのみ、画像信号Ubが読み出される。第1の拡大/インターポレーション回路150から出力される画像のラインアドレスLADが1の時には、図12(f)に示すラインR0の画像信号Uaと、図12(g)に示すラインR1の画像信号Ubとが加算平均されて、図12(h)に示す画像信号Uabが作成される。そして、この画像信号Uabがマルチプレクサ178から出力される(図12(i))。
【0088】
このように、図10に示す垂直拡大/インターポレーション回路160では、従来の拡大処理において単純に追加されていたラインを、その前後に存在する2本のラインの加算平均によって生成する。この結果、画像内の水平方向の線が単純に太くなっていまうことを防止することができる。また、拡大によって追加されるラインに隣接しないラインに関しては、インターポレーション処理(加算平均処理)を行わないので、インターポレーション処理によって画像の鮮鋭度を余り劣化させることが無い。
【0089】
また、この垂直拡大/インターポレーション回路160では、画像信号を一時的に格納するためのバッファメモリとして、1ライン分のFIFOバッファ172を使用するだけなので、バッファメモリの容量が比較的少なくて済むという利点がある。さらに、垂直拡大/インターポレーション回路160では、1ライン毎に順次供給される画像信号をリアルタイムにフィルタリングしつつ出力できるので、動画画像信号を高速に処理して出力することができる。
【0090】
図10に示す水平拡大/インターポレーション回路162は、垂直拡大/インターポレーション回路160とほぼ同様な構成を有している。従って、その拡大/インターポレーション処理の内容もほぼ同じであり、上述の垂直拡大/インターポレーション回路160の説明において、「1ライン」を「1画素」に置き換えればその動作は容易に理解できる。この水平拡大/インターポレーション回路162では、画像内の拡大に伴って画像内の線が過度に太ってしまうことを防止することができる。また、拡大によって追加される画素に隣接しない画素に関しては、インターポレーション処理(加算平均処理)を行わないので、インターポレーション処理によって画像の鮮鋭度を余り劣化させることが無い。
【0091】
垂直拡大/インターポレーション回路160における垂直拡大率Rrvと、水平拡大/インターポレーション回路162における水平拡大率Rrhは、独立に設定することが可能である。また、拡大による線分の太りを防止する効果は、これらの拡大率が、それぞれ1から2の範囲内にあるときが顕著である。これは、この範囲では、1ヶ所に1ラインまたは1画素の追加が生じるだけだからである。
【0092】
なお、垂直拡大/インターポレーション回路160と水平拡大/インターポレーション回路162の接続の順序は、図10とは逆にすることも可能である。すなわち、まず、水平拡大/インターポレーション回路162で水平方向に拡大した後に、垂直拡大/インターポレーション回路160で垂直方向に拡大するようにしてもよい。
【0093】
F.第2の拡大/インターポレーション回路152の構成と動作:
図13は、第2の拡大/インターポレーション回路152によって行われる垂直方向の拡大/インターポレーション処理の概要を示す説明図である。図13(A)は、第1の拡大/インターポレーション回路150で拡大された後の画像を示しており、図13(B)は第2の拡大/インターポレーション回路152によって拡大された拡大画像を示している。なお、ここでは図13(A)の画像を「元画像」と呼ぶ。
【0094】
各画像の左側には、元画像のライン番号L0,L1…が示されている。第2の拡大/インターポレーション回路152は、元画像を垂直方向にNv倍に拡大する処理を実行する。拡大に伴って追加されるj番目のラインLNvは、次の式(1)に従って、追加されるラインの前後に存在する元画像の2本のラインLi-1 ,Li の加重平均によって直線内挿される。
【0095】
Nv=(1−αv)×Li-1 +αv×Li …(1)
ここで、αv=j/Nv,j=1〜(Nv−1)である。
【0096】
図14は、第2の拡大/インターポレーション回路152の内部構成を示すブロック図である。第2の拡大/インターポレーション回路152は、垂直拡大/インターポレーション回路200と、水平拡大/インターポレーション回路202とを備えている。
【0097】
垂直拡大/インターポレーション回路200は、重み算出回路210と、マルチプレクサ212と、2つのFIFOバッファ214,216と、補間演算回路218とを有している。水平拡大/インターポレーション回路202も、垂直拡大/インターポレーション回路200とほぼ同様な構成を有しており、重み算出回路220と、マルチプレクサ222と、2つのバッファ224,226と、補間演算回路228とを有している。但し、垂直拡大/インターポレーション回路200の2つのFIFOバッファ214,216はそれぞれ1ライン分の画像信号を格納する容量を有しているのに対して、水平拡大/インターポレーション回路202の2つのバッファ224,226はそれぞれ1画素分の画像信号を格納する容量を有している。
【0098】
重み算出回路210には、ラインアドレスNLADと、読出時の垂直方向の第2の拡大率Nvとが読出画像調整回路104(図3)から入力される。ラインアドレスNLADは、垂直拡大/インターポレーション回路200で1ライン処理される度に1つずつ順次増加される。なお、このラインアドレスNLADと、前述した第1の拡大/インターポレーション回路150におけるラインアドレスLADとの関係については後述する。
【0099】
重み算出回路210は、このラインアドレスNLADと垂直拡大率Nvとに応じて、以下の式(2)に従って重みαvを算出する。
【0100】
αv={(NLAD)%Nv}/Nv …(2)
【0101】
式(2)の右辺の{}内の項は、拡大によって追加されるラインに関しては1〜(Nv−1)の範囲の値を取る。従って、式(2)は、上述した式(1)における重みαvの定義と等価であることが解る。この重みαvは補間演算回路218に供給される。
【0102】
第1の拡大/インターポレーション回路150から出力された1ライン分の画像信号Uout2は、マルチプレクサ212によって切り換えられて、2つのFIFOバッファ214,216に交互に格納される。これらのFIFOバッファ214,216からそれぞれ読み出された画像信号Sa,Sbは、補間演算回路218に入力される。補間演算回路218は、重み算出回路210から与えられた重みαvを用いて2つの画像信号Sa,Sbを加重平均することによって、上述した式(1)による補間演算を実行する。補間演算回路218から出力される画像信号Sout1は、垂直方向にNv倍に拡大された画像を表す信号である。
【0103】
図15は、第2の拡大/インターポレーション回路152の垂直拡大/インターポレーション回路200の動作を示すタイミングチャートである。図15(a)は、第2の拡大/インターポレーション回路152におけるラインアドレスNLADを示し、また、図15(b)は前述した第1の拡大/インターポレーション回路150の出力画像のラインアドレスLADを、図15(c)は第1の拡大/インターポレーション回路150の出力画像信号Uout2を示している。また、図15(d),(e),(f)は、図14に示す補間演算回路218への入力画像信号Sa,Sbと、その出力画像信号Sout1とをそれぞれ示している。
【0104】
図15(a),(b)に示すように、第2の拡大/インターポレーション回路152におけるラインアドレスNLADは、第1の拡大/インターポレーション回路150の出力画像のラインアドレスLADの2倍の速度で(すなわち1/2の周期で)更新されている。一般には、第2の拡大/インターポレーション回路152におけるラインアドレスNLADは、第1の拡大/インターポレーション回路150の出力画像のラインアドレスLADのNv倍の速度で更新される。ここで、Nvは、第2の拡大/インターポレーション回路152における垂直拡大率である。従って、第2の拡大/インターポレーション回路152におけるラインアドレスLADは、図15(b)に示すように(Nv−1)個の休止サイクルを挟んで更新される。なお、前述した図12では、図示の便宜上、ラインアドレスLADの休止サイクルが示されていないが、実際には図15(b)に示したように、休止サイクルを挟む形でラインアドレスLADが更新される。
【0105】
第1の拡大/インターポレーション回路150から入力された画像信号Uout2は、2つのFIFOバッファ214,216に1ラインずつ交互に書き込まれ、書込みサイクルの次のサイクルから読み出される。補間演算回路218は、図15(d),(e)に示す2つの入力画像信号Sa,Sbを、重みαvを用いて補間演算することによって、図15(f)に示す出力画像信号Sout1を生成する。
【0106】
このように、第2の拡大/インターポレーション回路152の垂直拡大/インターポレーション回路200では、拡大に伴って追加されるラインを、その前後に存在する元画像の2つのラインを直線補間することによって生成するので、滑らかな拡大画像を得ることができる。
【0107】
図14に示す水平拡大/インターポレーション回路202は、垂直拡大/インターポレーション回路200とほぼ同様な構成を有している。従って、その拡大/インターポレーション処理の内容もほぼ同じであり、上述の垂直拡大/インターポレーション回路200の説明において、「1ライン」を「1画素」に置き換えればその動作は容易に理解できる。なお、第2の拡大/インターポレーション回路152における画素アドレスNPADは、第1の拡大/インターポレーション回路150における画素アドレスPADのNh倍の周期で更新されることが好ましい。ここで、Nhは、第2の拡大/インターポレーション回路152における水平拡大率である。
【0108】
なお、第2の拡大/インターポレーション回路152の垂直拡大/インターポレーション回路200における垂直拡大率Nvと、水平拡大/インターポレーション回路202における水平拡大率Nhは、独立に設定することが可能である。また、垂直拡大/インターポレーション回路200と水平拡大/インターポレーション回路202の接続の順序は、図14とは逆にすることも可能である。すなわち、まず、水平拡大/インターポレーション回路202で水平方向に拡大した後に、垂直拡大/インターポレーション回路200で垂直方向に拡大するようにしてもよい。
【0109】
以上のように、上記実施例では、第1の拡大/インターポレーション回路150で1から2の範囲内の第1の拡大率で拡大処理を行い、第2の拡大/インターポレーション回路152では整数である第2の拡大率で拡大処理を行っているので、これらの2つの拡大処理を組み合わせることによって、小数部を含む任意の拡大率で画像を拡大することが可能である。
【0110】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【0111】
(1)上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
【0112】
(2)上記実施例では、縮小時の画像の欠落現象の緩和と、拡大時の画像の太り現象の緩和とを、いずれも画像データの加重平均処理によって実現していたが、加重平均処理以外の種々の補間処理を使用して、画像の欠落現象や太り現象の緩和を実現することも可能である。補間処理としては、例えば幾何平均や直線補間、非直線補間などの種々の処理を利用できる。
【0113】
(3)縮小時の欠落ラインの補間処理は、欠落ラインと、欠落ラインに隣接する1本のラインとの2本のラインで補間を行う場合に限らず、一般に、これらの2本のラインを含む複数のラインを用いて補間を行うようにしてもよい。縮小時の欠落画素の補間処理も同様である。また、拡大時の追加ラインの補間処理についても、追加されるラインの前後に存在する2本のラインで補間を行う場合に限らず、一般に、追加されるラインに隣接する複数のラインを用いて補間を行えばよい。拡大時に追加画素の補間処理も同様である。
【図面の簡単な説明】
【図1】この発明の実施例としての画像処理装置の全体構成を示すブロック図。
【図2】ビデオプロセッサ38内の画像書込制御部の構成を示すブロック図。
【図3】ビデオプロセッサ38内の画像読出制御部の構成を示すブロック図。
【図4】画像書込時の縮小/フィルタリング処理の概要を示す説明図。
【図5】縮小/フィルタ回路66の内部構成を示すブロック図。
【図6】垂直縮小/フィルタ回路110における動作に関連する各種のパラメータの算出方法を示す説明図。
【図7】垂直縮小/フィルタ回路110の動作を示すタイミングチャート。
【図8】図3に示す拡大/フィルタ回路94の内部構成とその処理内容の概要を示す説明図。
【図9】第1の拡大/インターポレーション回路150によって行われる垂直方向の拡大/インターポレーション処理の概要を示す説明図。
【図10】第1の拡大/インターポレーション回路150の内部構成を示すブロック図。
【図11】第1の拡大/インターポレーション回路150の垂直拡大/インターポレーション回路160における動作に関連する各種のパラメータの算出方法を示す説明図。
【図12】第1の拡大/インターポレーション回路150の垂直拡大/インターポレーション回路160の動作を示すタイミングチャート。
【図13】第2の拡大/インターポレーション回路152によって行われる垂直方向の拡大/インターポレーション処理の概要を示す説明図。
【図14】第2の拡大/インターポレーション回路152の内部構成を示すブロック図。
【図15】第2の拡大/インターポレーション回路152の垂直拡大/インターポレーション回路200の動作を示すタイミングチャート。
【図16】従来の垂直方向の画像縮小処理の内容を示す説明図。
【図17】従来の垂直方向の画像拡大処理の内容を示す説明図。
【符号の説明】
30…ビデオセレクタ
32…同期分離回路
34…D変換器
36…フレームメモリ
38…ビデオプロセッサ
40…ビデオセレクタ
42…液晶ディスプレイ駆動回路
44…液晶ディスプレイパネル
46…メニュー生成回路
48…フォントROM
50…CPU
60…色変換回路
62…データセレクタ
64…ラインバッファ
66…縮小/フィルタ回路
68…書込画像調整回路
70…CPU書込制御回路
72…書込制御信号生成回路
74…画像書込条件レジスタ
76…書込クロック生成回路
80…フレームメモリ制御回路
90…読出制御信号生成回路
94…拡大/フィルタ回路
96…輝度/コントラスト調整回路
98…階調補正回路
100…CPU読出用ラインバッファ
102…CPU読出制御回路
104…読出画像調整回路
106…画像読出条件レジスタ
108…読出クロック生成回路
110…垂直縮小/フィルタ回路
112…水平縮小/フィルタ回路
120…垂直デシメーションフラグ生成回路
122…FIFOバッファ
124…加算器
126…乗算器
128…マルチプレクサ
130…水平デシメーションフラグ生成回路
132…バッファ
134…加算器
136…乗算器
138…マルチプレクサ
140…ラインアドレス発生回路
142…画素アドレス発生回路
150…第1の拡大/インターポレーション回路
152…第2の拡大/インターポレーション回路
160…垂直拡大/インターポレーション回路
162…水平拡大/インターポレーション回路
170…垂直インターポレーションフラグ生成回路
172…FIFOバッファ
174…加算器
176…乗算器
178…マルチプレクサ
180…水平インターポレーションフラグ生成回路
182…バッファ
184…加算器
186…乗算器
188…マルチプレクサ
190…ラインアドレス発生回路
192…画素アドレス発生回路
200…垂直拡大/インターポレーション回路
202…水平拡大/インターポレーション回路
210…重み算出回路
212…マルチプレクサ
214,216…FIFOバッファ
218…補間演算回路
220…重み算出回路
222…マルチプレクサ
224,226…バッファ
228…補間演算回路

Claims (4)

  1. 動画画像データを前記動画画像データの同期信号に応じて更新しつつ順次記憶するためのフレームメモリと、
    任意の値に設定された垂直方向の縮小率に応じて前記フレームメモリに前記動画画像データを書き込む際に前記動画画像データで表される画像を垂直方向に縮小し、前記動画画像データの同期信号に同期して1つずつ順次増加するラインアドレス毎に当該ラインが前記垂直方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第1のラインを検出するとともに、前記第1のラインと前記第1のラインに隣接する第2のラインとを含む複数のラインの動画画像データを補間することによって前記第2のラインの画像を修正する垂直縮小部と、
    任意の値に設定された水平方向の縮小率に応じて前記動画画像データで表される画像を水平方向に縮小し、前記動画画像データの同期信号に同期して1つずつ順次増加する画素アドレス毎に当該画素が前記水平方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第1の画素を検出するとともに、前記第1の画素と前記第1の画素に隣接する第2の画素とを含む複数の画素の動画画像データを補間することによって前記第2の画素の画像を修正する水平縮小部と、
    を備え、
    前記垂直縮小部は、前記動画画像データの同期信号に同期して1つずつ順次増加するラインアドレスと前記垂直方向の縮小率とを乗じて整数化して得られた書き込みラインアドレスの値として同じ値が2回以上繰り返されたか否かによって、前記1つずつ順次増加するラインアドレスで指定されるラインが前記垂直方向の縮小により欠落するか否かを判定し、
    前記水平縮小部は、前記動画画像データの同期信号に同期して1つずつ順次増加する画素アドレスと前記水平方向の縮小率とを乗じて整数化して得られた書込画素アドレスの値として同じ値が2回以上繰り返されたか否かによって、前記1つずつ順次増加する画素アドレスで指定される画素が前記垂直方向の縮小により欠落するか否かを判定する、画像処理装置。
  2. 請求項1記載の画像処理装置であって、
    前記垂直縮小部と前記水平縮小部のそれぞれは、
    与えられた画像データを所定量記憶するバッファと、
    前記バッファから読み出された第1の画像データと、前記第1の画像データの後に続く画像部分を表す第2の画像データとを加重平均することによって第3の画像データを作成する加重平均部と、
    与えられた前記第2の画像データと、前記加重平均部から出力された前記第3の画像データとを含む複数の画像データの中から1つを選択して出力する選択部と、
    画像の縮小率に応じて、前記縮小に伴って欠落する画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
    を備える画像処理装置。
  3. 請求項2記載の画像処理装置であって、さらに、
    前記選択信号に応じて、前記フレームメモリに与える書込アドレスの増加を制御する書込アドレス制御部、を備える画像処理装置。
  4. 請求項1ないし3のいずれかに記載の画像処理装置であって、
    前記垂直縮小部と前記水平縮小部における縮小率は、それぞれ0.5から1の範囲内の値であり、従って、前記垂直縮小部における縮小に伴って欠落する画像部分は1ヶ所について1ライン分であり、前記水平縮小部における縮小に伴って欠落する画像部分は1ヶ所について1画素分である、画像処理装置。
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