JPH10312457A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 縮小時の画像部分の欠落や拡大時の画像部分
の太りを緩和する。また、小数部を含みうる任意の倍率
で画像を拡大する。 【解決手段】 フレームメモリに画像を書き込む際に縮
小する場合には、縮小によって欠落する第１の画像部分
を、これと隣接する第２の画像部分と加重平均すること
によって第２の画像部分を修正する。また、フレームメ
モリから読み出された画像を拡大する場合には、拡大に
よって追加される第１の画像部分を、そのの前後に存在
する２つの画像部分を加重平均することによって生成す
る。また、画像の拡大の際には、１から２の範囲の第１
の拡大率に従って画像を拡大し、整数である第２の拡大
率に従って画像を拡大することによって、第１と第２の
拡大率の積である第３の拡大率で拡大された画像を得
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像の縮小・拡
大機能を有する画像処理装置に関する。

【０００２】

【従来の技術】画像処理装置では、画像を所望のサイズ
に調整するために、画像の縮小処理や拡大処理が行われ
ることがある。図１６は、従来の垂直方向の画像縮小処
理の内容を示す説明図である。図１６（Ａ）に示す元画
像は、ライン番号が１，４，７のラインが黒で塗りつぶ
されており、他のラインは白である。図１６（Ｂ）に示
す縮小画像は、この元画像を０．８倍に縮小したもので
ある。

【０００３】

【発明が解決しようとする課題】図１６（Ｂ）に示す縮
小画像では、元画像のライン番号１，６のラインが欠落
しており、この結果、黒い水平線が１本消失している。
この例から解るように、従来の垂直方向の縮小処理で
は、いくつかのラインが単に欠落してしまい、この結
果、細い線分が消失してしまう場合があった。例えば図
１６（Ｃ）に示すような、１ライン幅の線分Ｌ１〜Ｌ３
を有する元画像を縮小すると、図１６（Ｄ）に示すよう
に、もとの線分Ｌ３が欠落して完全に消失してしまう場
合があった。このような画像部分の欠落による問題は、
水平方向の縮小時にも発生していた。

【０００４】図１７は、従来の垂直方向の画像拡大処理
の内容を示す説明図である。図１７（Ａ）に示す元画像
は、前述した図１６（Ａ）と同じものである。図１７
（Ｂ）に示す拡大画像は、この元画像を１．２５倍に拡
大したものである。図１７（Ｂ）では、元画像のライン
番号０，４のラインが追加されており、この結果、これ
らのラインの幅が２倍に太っている。この例から解るよ
うに、従来の垂直方向の拡大処理では、いくつかのライ
ンが単純に追加されるので、画像内の線の幅が過度に太
ってしまうという問題があった。このような画像部分の
追加による問題は、水平方向の拡大時にも発生してい
た。

【０００５】さらに、従来の拡大処理では、画像を整数
倍に拡大することは容易であるが、小数部を含む任意の
倍率で画像を拡大することは困難であった。

【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、縮小時の画像部
分の欠落や拡大時の画像部分の太りを緩和することので
きる技術を提供することを第１の目的とする。

【０００７】また、小数部を含みうる任意の倍率で画像
を拡大することのできる技術を提供することを第２の目
的とする。

【０００８】

【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の第
１の画像処理装置は、画像データを記憶するためのフレ
ームメモリと、前記フレームメモリに前記画像データを
書き込む際に前記画像データで表される画像を垂直方向
に縮小し、縮小によって欠落する第１のラインを検出す
るとともに、前記第１のラインと前記第１のラインに隣
接する第２のラインとを含む複数のラインの画像データ
を補間することによって前記第２のラインの画像を修正
する垂直縮小部と、前記画像データで表される画像を水
平方向に縮小し、縮小によって欠落する第１の画素を検
出するとともに、前記第１の画素と前記第１の画素に隣
接する第２の画素とを含む複数の画素の画像データを補
間することによって前記第２の画素の画像を修正する水
平縮小部と、を備える。

【０００９】上記第１の画像処理装置における垂直縮小
部は、縮小によって第１のラインが欠落することを検出
して、縮小の際にラインの情報が完全に欠落してしまう
ことを防止することができる。また、欠落するラインに
隣接しないラインに対しては補間処理を行わないので、
画像の鮮鋭度を余り劣化させること無く、ラインの欠落
による画質の低下を緩和することができる。水平縮小部
も、同様に、縮小の際に単に画素が欠落してしまうこと
を防止することができ、また、画像の鮮鋭度を余り劣化
させること無く、画素の欠落による画質低下を緩和する
ことができる。

【００１０】上記第１の画像処理装置において、前記垂
直縮小部と前記水平縮小部のそれぞれは、与えられた画
像データを所定量記憶するバッファと、前記バッファか
ら読み出された第１の画像データと、前記第１の画像デ
ータの後に続く画像部分を表す第２の画像データとを加
重平均することによって第３の画像データを作成する加
重平均部と、与えられた前記第２の画像データと、前記
加重平均部から出力された前記第３の画像データとを含
む複数の画像データの中から１つを選択して出力する選
択部と、画像の縮小率に応じて、前記縮小に伴って欠落
する画像部分を示す選択信号を生成し、前記選択信号を
前記選択部に供給する選択信号生成部と、を備えること
が好ましい。

【００１１】これらの各縮小部では、与えられた第２の
画像データと、加重平均部で生成された第３の画像デー
タとを含む複数の画像データの中から選択部が１つの画
像データを選択して出力するので、縮小時の欠落が緩和
された画像データをリアルタイムに生成することができ
る。

【００１２】上記第１の画像処理装置は、さらに、前記
選択信号に応じて、前記フレームメモリに与える書込ア
ドレスの増加を制御する書込アドレス制御部、を備える
ことが好ましい。

【００１３】こうすれば、縮小時の欠落が緩和された画
像データを、フレームメモリの適切なアドレスに書き込
むことができる。

【００１４】また、上記第１の画像処理装置において、
前記垂直縮小部と前記水平縮小部における縮小率は、そ
れぞれ０．５から１の範囲内の値であり、従って、前記
垂直縮小部における縮小に伴って欠落する画像部分は１
ヶ所について１ライン分であり、前記水平縮小部におけ
る縮小に伴って欠落する画像部分は１ヶ所について１画
素分であることが好ましい。

【００１５】本発明の第２の画像処理装置は、画像デー
タを記憶するためのフレームメモリと、前記フレームメ
モリから読み出された画像データで表される画像を垂直
方向に拡大し、拡大によって追加される第１のラインを
検出するととともに、前記第１のラインに隣接する複数
のラインの画像データを補間することによって前記第１
のラインの画像データを生成する垂直拡大部と、前記画
像データで表される画像を水平方向に拡大し、拡大によ
って追加される第１の画素を検出するとともに、前記第
１の画素と前記第１の画素に隣接する複数の画素の画像
データを補間することによって前記第１の画素の画像デ
ータを生成する水平拡大部と、を備える。

【００１６】第２の画像処理装置における垂直拡大部
は、拡大によって第１のラインが追加されるときに、第
１のラインと、第１のラインに隣接する第２のラインと
を含む複数のラインの画像データを補間することによっ
て、第１のラインを生成することができる。従って、拡
大の際に単にラインが追加されて線分が太ってしまうこ
とを防止することができる。また、元の画像に存在して
いたラインに対しては補間処理を行わないので、画像の
鮮鋭度を余り劣化させること無く、ラインの拡大による
画質の劣化を緩和することができる。水平拡大部も、同
様に、拡大の際に単に画素が太ってしまうことを防止す
ることができ、また、画像の鮮鋭度を余り劣化させるこ
と無く、画素の追加による画質の劣化を緩和することが
できる。

【００１７】上記第２の画像処理装置において、前記垂
直拡大部と前記水平拡大部のそれぞれは、与えられた画
像データを所定量記憶するバッファと、前記バッファか
ら読み出された第１の画像データと、前記第１の画像デ
ータの後に続く画像部分を表す第２の画像データとを加
重平均することによって第３の画像データを作成する加
重平均部と、与えられた前記第２の画像データと、前記
加重平均部から出力された前記第３の画像データとを含
む複数の画像データの中から１つを選択して出力する選
択部と、画像の拡大率に応じて、前記拡大に伴って追加
される画像部分を示す選択信号を生成し、前記選択信号
を前記選択部に供給する選択信号生成部と、を備える。

【００１８】各拡大部では、与えられた第２の画像デー
タと、加重平均部で生成された第３の画像データとを含
む複数の画像データの中から選択部が１つの画像データ
を選択して出力するので、拡大時の太りが緩和された画
像データをリアルタイムに生成することができる。

【００１９】上記第２の画像処理装置は、さらに、前記
選択信号に応じて、前記フレームメモリに与える読出ア
ドレスの増加を制御する読出アドレス制御部と、を備え
ることが好ましい。

【００２０】こうすれば、拡大の対象となる画像データ
を、フレームメモリの適切なアドレスから読み出すこと
ができる。

【００２１】上記第２の画像処理装置において、前記垂
直拡大部と前記水平拡大部における拡大率は、それぞれ
１から２の範囲内の値であり、従って、前記垂直拡大部
における拡大に伴って追加される画像部分は１ヶ所につ
いて１ライン分であり、前記水平拡大部における拡大に
伴って追加される画像部分は１ヶ所について１画素分で
あることが好ましい。

【００２２】本発明の第３の画像処理装置は、１から２
の範囲内の第１の拡大率に従って画像を拡大する第１の
拡大部と、整数である第２の拡大率に従って画像を拡大
する第２の拡大部と、を備え、前記第１と第２の拡大部
で直列的に画像を拡大することによって、前記第１と第
２の拡大率の積で与えられる第３の拡大率で画像を拡大
することを特徴とする。なお、第１と第２の拡大部にお
ける画像の拡大の順序は任意であり、第１の拡大部によ
る拡大の後に第２の拡大部による拡大が行われても良
く、逆に、第２の拡大部による拡大の後に第１の拡大部
による拡大が行われても良い。

【００２３】小数部を含みうる第１の拡大率による画像
の拡大と、整数である第２の拡大率による画像の拡大と
が直列的に行われるので、小数部を含みうる任意の倍率
で画像を拡大することができる。

【００２４】上記第３の画像処理装置において、前記第
１と第２の拡大部はこの順に直列的に画像の拡大処理を
実行し、前記第２の拡大部は、前記第１の拡大部の第１
の出力速度に前記第２の拡大率を乗じた第２の出力速度
で画像データを出力するように前記拡大処理を実行する
ことが好ましい。

【００２５】こうすれば、第２の拡大部は、第１の拡大
部から出力された画像データをそのまま順次拡大処理し
ていくことができるので、全体として高速に拡大処理を
実行することができる。

【００２６】

【発明の実施の形態】

Ａ．画像処理装置の全体構成：次に、本発明の実施の形
態を実施例に基づき説明する。図１は、この発明の実施
例としての画像処理装置の全体構成を示すブロック図で
ある。この画像処理装置は、第１のビデオセレクタ３０
と、同期分離回路３２と、ｎ個のＡ−Ｄ変換器３４と、
フレームメモリ３６と、ビデオプロセッサ３８と、第２
のビデオセレクタ４０と、液晶ディスプレイ駆動回路４
２と、液晶ディスプレイパネル４４と、メニュー生成回
路４６と、フォントＲＯＭ４８と、ＣＰＵ５０とを備え
るコンピュータシステムである。

【００２７】この画像処理装置の全体は、液晶プロジェ
クタ内に設けられており、液晶ディスプレイパネル４４
に表示する画像を処理するための装置である。液晶ディ
スプレイパネル４４に表示された画像は、図示しない光
学系を用いて投写スクリーン上に投写される。第１のビ
デオセレクタ３０には、複数のアナログ画像信号Ｖ１，
Ｖ２が与えられており、ビデオプロセッサ３８から与え
られる選択信号ＳＥＬ１に応じてその中の１つが選択的
に出力される。複数のアナログ画像信号Ｖ１，Ｖ２とし
ては、例えばパーソナルコンピュータから出力されたコ
ンピュータ画面を表す画像信号や、ビデオレコーダやテ
レビから出力された動画映像信号等が供給される。同期
分離回路３２は、第１のビデオセレクタ３０から与えら
れたアナログ画像信号から垂直同期信号ＶＳＹＮＣ１と
水平同期信号ＨＳＹＮＣ１を分離し、また、コンポーネ
ント画像信号（同期信号を含まない画像信号）を出力す
る。

【００２８】同期分離回路３２から出力されたコンポー
ネント画像信号は、ｎ個のＡ−Ｄ変換器３４によってデ
ジタル画像信号に変換される。すなわち、ｎ個のＡ−Ｄ
変換器３４は、順次１つずつ切り換えながら使用され、
各Ａ−Ｄ変換器３４は、元の画像信号の周波数の１／ｎ
の周波数を有するサンプリングクロックに従ってアナロ
グ信号をデジタル信号に変換する。

【００２９】ビデオプロセッサ３８は、フレームメモリ
３６への画像の書込みや読出しを行うためのプロセッサ
であり、画像の拡大・縮小を行う機能を有している。ビ
デオプロセッサ３８の内部構成と機能の詳細については
後述する。ビデオプロセッサ３８には、Ａ−Ｄ変換器３
４から与えられるデジタル画像信号の他に、他のデジタ
ル画像出力装置から出力されたデジタル画像信号ＤＶ３
も供給可能である。

【００３０】フレームメモリ３６から読み出されてビデ
オプロセッサ３８で処理されたデジタル画像信号は、第
２のビデオセレクタ４０に入力される。第２のビデオセ
レクタ４０には、メニュー生成回路４６から出力された
もう１つのデジタル画像信号も供給されている。メニュ
ー生成回路４６は、液晶ディスプレイパネル４４におけ
る表示状態（輝度、コントラスト、同期、トラッキング、色の
濃さ、色合い）等を使用者が調整するためのメニューを
表すデジタル画像信号を生成している。フォントＲＯＭ
４８は、このメニューに用いられる文字のフォントデー
タを格納している。第２のビデオセレクタ４０は、ビデ
オプロセッサ３８から与えられる選択信号ＳＥＬ２に応
じて、入力された２つのデジタル画像信号を切り換えつ
つ出力する。この結果、フレームメモリ３６から読み出
された画像内に、メニュー画面が重畳された合成画像を
表すデジタル画像信号ＤＶ４がビデオセレクタ４０から
出力される。

【００３１】ビデオセレクタ４０から出力されたデジタ
ル画像信号ＤＶ４は、液晶ディスプレイ駆動回路４２に
供給される。液晶ディスプレイ駆動回路４２は、この画
像信号ＤＶ４に応じて、液晶ディスプレイ４４に画像を
表示する。また、液晶ディスプレイ駆動回路４２は、画
像表示のための垂直同期信号ＶＳＹＮＣ２と水平同期信
号ＨＳＹＮＣ２とを生成して他の回路に出力している。

【００３２】フレームメモリ３６からの画像信号の読み
出しと、読み出された画像信号の処理とは、液晶ディス
プレイ駆動回路４２から出力された同期信号ＶＳＹＮＣ
２，ＨＳＹＮＣ２に同期して行われる。一方、前述した
Ａ−Ｄ変換器３４におけるサンプリングや、フレームメ
モリ３６に画像信号を書き込むための処理は、同期分離
回路３２で分離された同期信号ＶＳＹＮＣ１，ＨＳＹＮ
Ｃ１に同期して行われる。これらの第１の同期信号ＶＳ
ＹＮＣ１，ＨＳＹＮＣ１と、第２の同期信号ＶＳＹＮＣ
２，ＨＳＹＮＣ２とは互いに非同期である。もちろん、
第１の同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１と、第２の
同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２として、互いに同
期する信号を使用することも可能である。

【００３３】このように、画像信号を外部から受け取っ
てフレームメモリ３６に書き込むまでの処理を第１の同
期信号ＶＳＹＣ１，ＨＳＹＮＣ１で行い、フレームメモ
リ３６から画像信号を読み出して画像を表示するまでの
処理を、第１の同期信号とは同期または非同期の第２の
同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２で行っているの
で、入力される画像信号の周波数の値として、表示用の
画像信号の周波数とは無関係に、比較的広い範囲の値を
許容することができる。すなわち、表示用の出力画像信
号の周波数を一定に保ちつつ、入力される画像信号の同
期信号ＶＳＹＣ１，ＨＳＹＮＣ１の周波数に応じて、入
力画像信号をフレームメモリ３６に書き込む処理を行う
ことができる。このような利点は、入力画像信号の周波
数の取りうる範囲が極めて広い場合に特に有益である。

【００３４】Ｂ．ビデオプロセッサ３８の内部構成：図
２は、ビデオプロセッサ３８内の画像書込制御部の構成
を示すブロック図である。画像書込制御部は、色変換回
路６０と、データセレクタ６２と、ｎ個のラインバッフ
ァ６４と、縮小／フィルタ回路６６と、書込画像調整回
路６８と、ＣＰＵ書込制御回路７０と、書込制御信号生
成回路７２と、画像書込条件レジスタ７４と、書込クロ
ック生成回路７６と、フレームメモリ制御回路８０とを
備えている。

【００３５】色変換回路６０には、ｎ個のＡ−Ｄ変換器
３４から出力されたｎ個のコンポーネント画像信号が入
力される。このコンポーネント画像信号としては、ＹＵ
Ｖ信号やＲＧＢ信号等の種々のタイプの信号が入力可能
である。色変換回路６０は、ＹＵＶ信号が入力されたと
きに、これらをＲＧＢ信号に変換する機能を有する。色
変換回路６０にＲＧＢ信号が入力されている場合には、
色変換回路６０、そのＲＧＢ信号をそのまま出力する。

【００３６】データセレクタ６２は、色変換回路６０か
ら出力されたＲＧＢ信号と、バスを介して与えられた他
のＲＧＢ信号ＤＶ３（図１）とのうちの一方を選択して
出力する。なお、データセレクタ６２に与えられる選択
信号は、ＣＰＵ５０から供給される。

【００３７】ラインバッファ６４は、Ａ−Ｄ変換器３４
の個数と同じｎ個のバッファ要素を有している。カラー
画像はＲＧＢの３色の画像信号で表されるので、ＲＧＢ
の各色に関してｎ個のラインバッファ６４がそれぞれ設
けられている。ラインバッファ６４は、Ａ−Ｄ変換器３
４で生成されたｎ個のパラレルな画像信号を一時的に記
憶するためのメモリである。

【００３８】縮小／フィルタ回路６６は、フレームメモ
リ３６に書き込まれる画像を垂直および水平方向に縮小
するとともに、縮小の際に欠落するラインや欠落する画
素に関するフィルタリング処理を行う。縮小／フィルタ
回路６６の内部構成と動作についてさらに後述する。

【００３９】書込制御信号生成回路７２は、画像信号を
フレームメモリ３６に書き込む際のアドレスや制御信号
を生成してフレームメモリ制御回路８０に供給する機能
を有する。フレームメモリ制御回路８０は、フレームメ
モリ３６への画像信号の書き込みと読み出しとを調停す
る機能を有する。すなわち、フレームメモリ制御回路８
０は、書込制御信号生成回路７２から与えられる書込み
のためのアドレスおよび制御信号と、後述する画像読出
制御部の読出制御信号生成回路から与えられる読出しの
ためのアドレスおよび制御信号とを受けて、フレームメ
モリ３６にこれらを供給する。

【００４０】書込画像調整回路６８は、フレームメモリ
３６に書き込まれる画像の垂直方向および水平方向のサ
イズと、フレームメモリ３６のメモリ空間内における書
込対象領域の位置とを調整する機能を有する。画像のサ
イズの調整は、画像の垂直方向と水平方向の縮小率を縮
小／フィルタ回路６６に供給して、縮小／フィルタ回路
６６に画像を縮小させることによって実現される。ま
た、フレームメモリ３６内の書込対象領域の位置は、書
込開始アドレスを書込画像調整回路６８から書込制御信
号生成回路７２に供給することによって実現される。書
込制御信号生成回路７２は、この書込開始アドレスを始
点として、書込対象領域内の書込アドレスを順次生成す
る。書込画像調整回路６８は、さらに、ラインバッファ
６４に供給するアドレスを生成している。

【００４１】ＣＰＵ書込制御回路７０は、バスを介して
与えられるデジタル画像信号ＤＶ３をフレームメモリ３
６に書き込むためのアドレスと制御信号とを生成するた
めの回路である。画像書込条件レジスタ７４は、画像信
号をフレームメモリ３６に書き込む際の種々の条件を記
憶するレジスタである。これらの条件は、バスを介して
ＣＰＵ５０によって設定される。図２において、「＊」
が付されているブロックは、画像書込条件レジスタ７４
に設定された条件に従って、それぞれの処理を実行す
る。すなわち、画像書込条件レジスタ７４に登録される
書込条件としては、色変換回路６０における色変換の有
無や色変換のタイプ、データセレクタ６２における選
択、縮小／フィルタ回路６６における縮小率、フレーム
メモリ３６の書込開始位置、等がある。

【００４２】書込クロック生成回路７６は、同期分離回
路３２（図１）から供給される水平同期信号ＨＳＹＮＣ
１に従ってドットクロック信号ＤＣＬＫ１を生成する。
書込クロック生成回路７６は、図示しないＰＬＬ回路を
有している。このＰＬＬ回路における分周比は、画像書
込条件レジスタ７４から与えられる。なお、図２に示す
画像書込制御部における処理は、このドットクロック信
号ＤＣＬＫ１と、同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１
とに同期して実行される。

【００４３】図３は、ビデオプロセッサ３８内の画像読
出制御部の構成を示すブロック図である。画像読出制御
部は、フレームメモリ制御回路８０と、読出制御信号生
成回路９０と、拡大／フィルタ回路９４と、輝度／コン
トラスト調整回路９６と、階調補正回路９８と、ＣＰＵ
読出用ラインバッファ１００と、ＣＰＵ読出制御回路１
０２と、読出画像調整回路１０４と、画像読出条件レジ
スタ１０６と、読出クロック生成回路１０８とを備えて
いる。

【００４４】図３に示すフレームメモリ制御回路８０
は、前述した図２に示すものと同じである。読出制御信
号生成回路９０は、画像信号をフレームメモリ３６から
読み出す際のアドレスや制御信号を生成してフレームメ
モリ制御回路８０に供給する機能を有する。拡大／フィ
ルタ回路９４は、フレームメモリ３６から読み出された
画像を垂直および水平方向に拡大するとともに、拡大の
際に追加されるラインや追加される画素に関するフィル
タリング処理を行う。拡大／フィルタ回路９４の内部構
成と動作についてさらに後述する。なお、画像の読み出
しの際には、読み出しアドレスを間引くことによって、
画像を縮小することも可能である。このような画像の縮
小処理は、読出制御信号生成回路９０によって実行され
る。

【００４５】輝度／コントラスト調整回路９６は、表示
される画像の輝度やコントラストを調整する機能を有す
る。また、階調補正回路９８は、ルックアップテーブル
を用いてガンマ補正などの階調補正を行う。

【００４６】ＣＰＵ読出用ラインバッファ１００は、フ
レームメモリ３６からバス上に画像信号を読み出す際に
使用されるバッファである。バス上に画像信号を読み出
す際には、ＣＰＵ読出制御回路１０２がアドレスや制御
信号を生成する。

【００４７】読出画像調整回路１０４は、フレームメモ
リ３６から読み出される画像の垂直方向および水平方向
のサイズと、フレームメモリ３６のメモリ空間内におけ
る読出対象領域の位置とを調整する機能を有する。画像
のサイズの調整は、画像の垂直方向と水平方向の拡大率
を拡大／フィルタ回路９４に供給して、拡大／フィルタ
回路９４に画像を拡大させることによって実現される。
また、フレームメモリ３６内の読出対象領域の位置は、
読出開始アドレスを読出画像調整回路１０４から読出制
御信号生成回路９０に供給することによって実現され
る。読出制御信号生成回路９０は、この読出開始アドレ
スを始点として、読出対象領域内の読出アドレスを順次
生成する。

【００４８】画像読出条件レジスタ１０６は、画像信号
をフレームメモリ３６から読み出す際の種々の条件を記
憶するレジスタである。これらの条件は、バスを介して
ＣＰＵ５０によって設定される。図３において、「＊
＊」が付されているブロックは、画像読出条件レジスタ
１０６に設定された条件に従って、それぞれの処理を実
行する。すなわち、画像読出条件レジスタ１０６に登録
される読出条件としては、フレームメモリ３６の読出開
始位置、拡大／フィルタ回路９４における拡大率、輝度
／コントラスト調整回路９６における調整パラメータ、
階調補正回路９８における補正パラメータ、等がある。

【００４９】読出クロック生成回路１０８は、液晶ディ
スプレイ駆動回路４２（図１）から供給される水平同期
信号ＨＳＹＮＣ２に従ってドットクロック信号ＤＣＬＫ
２を生成する。読出クロック生成回路１０８は、内部に
図示しないＰＬＬ回路を有している。このＰＬＬ回路に
おける分周比は、画像読出条件レジスタ１０６から与え
られる。なお、図３に示す画像読出制御部における処理
は、このドットクロック信号ＤＣＬＫ２と、同期信号Ｖ
ＳＹＮＣ２，ＨＳＹＮＣ２とに同期して実行される。

【００５０】Ｃ．縮小／フィルタ回路６６の内部構成と
動作：図４は、縮小／フィルタ回路６６によって行われ
る画像書込時の垂直方向の縮小／フィルタリング処理の
概要を示す説明図である。図４（Ａ）は元画像を示し、
図４（Ｂ）は従来の方法で縮小された縮小画像を、ま
た、図４（Ｃ）は実施例の縮小／フィルタ回路６６によ
って縮小された縮小画像を示している。

【００５１】各画像の左側には、元画像のラインアドレ
スＬＡＤがそれぞれ記されている。図４（Ｂ）に示す縮
小画像は、従来技術において説明した図１６（Ｂ）の縮
小画像と同じである。前述したように、従来の縮小処理
では、元のラインアドレスが１，６のラインが欠落して
いた。このため、図１６（Ｃ），（Ｄ）で説明したよう
に、画像内の重要な線が消失してしまうことがあった。

【００５２】一方、図４（Ｃ）に示すように、実施例の
縮小／フィルタ回路６６による縮小／フィルタリング処
理では、欠落するラインアドレス１，６のラインが、そ
れぞれ隣接するラインと加重平均される。例えば、ライ
ンアドレス１のラインは、その直前のライン（ラインア
ドレス０のライン）と加重平均される。従って、ライン
アドレス１のライン完全には消失せず、元の線分よりも
やや薄い色の線分が縮小画像内に残される。すなわち、
実施例の縮小／フィルタ回路６６は、１画素の幅の線分
が縮小画像から完全に消失していまうことを防止するこ
とができる。なお、縮小／フィルタ回路６６において実
行されるフィルタリング処理は、隣接する２ライン分の
画像信号を加重平均する処理を意味している。

【００５３】図５は、縮小／フィルタ回路６６の内部構
成を示すブロック図である。縮小／フィルタ回路６６
は、垂直縮小／フィルタ回路１１０と、水平縮小／フィ
ルタ回路１１２とを備えている。なお、図５に示されて
いるラインアドレス発生回路１４０と画素アドレス発生
回路１４２は、図２に示した書込制御信号生成回路７２
内に含まれる回路である。

【００５４】垂直縮小／フィルタ回路１１０は、垂直デ
シメーションフラグ生成回路１２０と、ＦＩＦＯバッフ
ァ１２２と、加算器１２４と、乗算器１２６と、マルチ
プレクサ１２８とを有している。なお、この明細書にお
いて、「デシメーション」とは、画像の縮小処理や間引
き処理を意味している。水平縮小／フィルタ回路１１２
も、垂直縮小／フィルタ回路１１０とほぼ同様な構成を
有しており、水平デシメーションフラグ生成回路１３０
と、バッファ１３２と、加算器１３４と、乗算器１３６
と、マルチプレクサ１３８とを有している。但し、垂直
縮小／フィルタ回路１１０のＦＩＦＯバッファ１２２は
１ライン分の画像信号を格納する容量を有しているのに
対して、水平縮小／フィルタ回路１１２のバッファ１３
２は１画素分の画像信号を格納する容量を有している。

【００５５】垂直デシメーションフラグ生成回路１２０
には、ラインアドレスＬＡＤと、書込時の垂直方向の縮
小率Ｒwvとが書込画像調整回路６８（図２）から入力さ
れている。ラインアドレスＬＡＤは、図２に示すライン
バッファ６４から画像信号を読み出すために書込画像調
整回路６８からラインバッファ６４に与えられるライン
アドレスと同じものである。垂直デシメーションフラグ
生成回路１２０は、このラインアドレスＬＡＤと垂直縮
小率Ｒwvとに応じて、後述する演算を行って垂直デシメ
ーションフラグＦwvを生成する。垂直デシメーションフ
ラグＦwvは、ＦＩＦＯバッファ１２２とマルチプレクサ
１２８とラインアドレス発生回路１４０とに供給され
る。

【００５６】ラインバッファ６４（図２）から供給され
た１ライン分の画像信号ＶａはＦＩＦＯバッファ１２２
に格納される。ＦＩＦＯバッファ１２２に格納された画
像信号は、次のラインの画像信号がラインバッファ６４
から供給される時にＦＩＦＯバッファ１２２から読み出
される。従って、ＦＩＦＯバッファ１２２から読み出さ
れる画像信号Ｖｂは、ラインバッファ６４から与えられ
ている画像信号Ｖａよりも１ライン手前の画像信号であ
る。加算器１２４は、ラインバッファ６４から供給され
た画像信号Ｖａと、ＦＩＦＯバッファ１２２から読み出
された画像信号Ｖｂとを加算し、加算された画像信号に
は、乗算器１２６において１／２が乗じられる。乗算器
１２６から出力される画像信号Ｖabは、ラインバッファ
６４から与えられた画像信号Ｖａと、その１ライン手前
の画像信号Ｖｂとを平均したものである。この平均化さ
れた画像信号Ｖabは、マルチプレクサ１２８のＢ入力端
子に入力される。マルチプレクサ１２８のＡ入力端子に
は、ラインバッファ６４から与えられた画像信号Ｖａが
そのまま入力されている。マルチプレクサ１２８は、垂
直デシメーションフラグＦwvのレベルに従って、入力さ
れた２つの画像信号Ｖａ，Ｖabの一方を選択して出力す
る。

【００５７】図６は、垂直縮小／フィルタ回路１１０の
動作に関連する各種のパラメータの算出方法を示す説明
図である。ここで、Ｒwvは垂直縮小率を示し、また、Ｌ
ＡＤは元のラインアドレスを、ＷＬＡＤはフレームメモ
リ３６に与えられる書込ラインアドレスを、Fwvは垂直
デシメーションフラグ生成回路１２０で生成される垂直
デシメーションフラグを、ＭＰＸはマルチプレクサ１２
８の入力端子Ａ／Ｂの選択状態を、そして、Ｖout1はマ
ルチプレクサ１２８から出力される画像データが元のど
のラインに対応しているかをそれぞれ示している。

【００５８】書込ラインアドレスＷＬＡＤは、垂直縮小
率Ｒwvと、元のラインアドレスＬＡＤとの乗算結果を整
数化した値で与えられる。図６の例では、垂直縮小率Ｒ
wvが０．８なので、書込ラインアドレスＷＬＡＤは０，
０，１，２…となる。垂直デシメーションフラグＦwv
は、書込ラインアドレスＷＬＡＤの値が２回以上繰り返
されたときにＨレベルとなり、それ以外のときにはＬレ
ベルとなる。すなわち、垂直デシメーションフラグ生成
回路１２０は、ラインアドレスＬＡＤが更新される度
に、ラインアドレスＬＡＤと垂直縮小率Ｒwvとを乗算し
て、その乗算結果ＷＬＡＤが前回の乗算結果と同じ場合
には、垂直デシメーションフラグＦwvをＨレベルに立ち
上げる。一方、乗算結果ＷＬＡＤが前回の乗算結果と異
なる場合には、垂直デシメーションフラグＦwvをＬレベ
ルに立ち下げる。図６の例では、元のラインアドレスＬ
ＡＤが１と６の場合に垂直デシメーションフラグＦwvが
Ｈレベルになっていることが解る。図４（Ｂ）に示した
ように、ラインアドレスＬＡＤが１と６のラインは、従
来の単純な縮小処理において欠落するラインである。従
って、垂直デシメーションフラグＦwvは、縮小に伴って
欠落するラインを示す信号である。

【００５９】マルチプレクサ１２８（図５）の選択状態
は、垂直デシメーションフラグＦwvのレベルに応じて切
り換えられる。すなわち、図６の「ＭＰＸ」の欄に示す
ように、垂直デシメーションフラグＦwvがＬレベルの場
合には、マルチプレクサ１２８のＡ端子から入力された
画像信号Ｖａが選択されて出力される。一方、垂直デシ
メーションフラグＦwvがＨレベルの場合には、マルチプ
レクサ１２８のＢ端子に入力された画像信号Ｖabが選択
されて出力される。前述したように、Ａ端子に入力され
た画像信号Ｖａは、ラインバッファ６４から供給されて
いる画像信号であり、Ｂ端子に入力される画像信号Ｖab
は、この画像信号Ｖａと、その１ライン手前の画像信号
Ｖｂとを平均した信号である。従って、垂直デシメーシ
ョンフラグＦwvがＨレベルの場合には、欠落するライン
の画像信号Ｖａと、その１つ手前のラインの画像信号Ｖ
ｂとを平均した信号Ｖabがマルチプレクサ１２８で選択
されて出力される。例えば、図６の例において、元のラ
インアドレスＬＡＤが１のラインの画像信号Ｖａが入力
されたときには、出力画像信号Ｖout1として、ラインア
ドレスＬＡＤが０と１である２つのラインＬ１，Ｌ２を
平均した画像信号Ｖabが出力される。なお、垂直デシメ
ーションフラグＦwvがＬレベルの場合には、ラインバッ
ファ６４から与えられた画像信号Ｖａがそのまま出力さ
れる。

【００６０】図５に示されているように、垂直デシメー
ションフラグＦwvはラインアドレス発生回路１４０にも
供給されている。このラインアドレス発生回路１４０
は、書込制御信号生成回路７２（図２）に含まれる回路
であり、フレームメモリ３６に与える書込ラインアドレ
スＷＬＡＤを実際に生成している。垂直デシメーション
フラグＦwvがＬレベルの場合には、書込ラインアドレス
は、ラインバッファ６４におけるラインアドレスＬＡＤ
の更新に同期して更新される。一方、垂直デシメーショ
ンフラグＦwvがＨレベルの場合には、書込ラインアドレ
スＷＬＡＤの更新が禁止され、書込ラインアドレスＷＬ
ＡＤは同じ値に保たれる。従って、垂直デシメーション
フラグＦwvがＨレベルの場合には、書込ラインアドレス
ＷＬＡＤが直前のラインと同じに保たれるので、フレー
ムメモリ３６には、直前のラインの画像信号の上に次の
ラインの画像信号が書き込まれる。例えば、図６におい
て、ラインアドレスＬＡＤが０と１である２つのライン
Ｌ０，Ｌ１を平均した画像信号が、ラインアドレスＬＡ
Ｄが０であるラインＬ０の画像信号に上書きされる。

【００６１】なお、ラインアドレス発生回路１４０にお
ける書込ラインアドレスＷＬＡＤの更新を、上述のよう
に垂直デシメーションフラグＦwvのレベルに応じて制御
する代わりに、ラインアドレス発生回路１４０内におい
て独自に書込ラインアドレスＷＬＡＤの更新を制御する
ことも可能である。この場合には、ラインアドレス発生
回路１４０内に、垂直デシメーションフラグ生成回路１
２０とほぼ同様の回路を設けて、垂直デシメーションフ
ラグＦwvと等価な信号を生成するようにすればよい。

【００６２】図７は、垂直縮小／フィルタ回路１１０の
動作を示すタイミングチャートである。図７（ａ）はラ
インバッファ６４におけるラインアドレスを示し、図７
（ｂ）は書込ラインアドレスＬＡＤを、また、図７
（ｃ）は垂直デシメーションフラグＦwvを示している。
図７（ｄ）に示す書込制御信号ＦＷ＃と図７（ｅ）に示
す読出制御信号ＦＲ＃は、ＦＩＦＯバッファ１２２にお
ける書込みと読み出しを許可する信号であり、図示しな
いＦＩＦＯ制御回路から供給されている。これらの信号
ＦＷ＃、ＦＲ＃は負論理であり、Ｌレベルの時にのみ画
像信号の書込みや読み出しが許可される。図７（ｃ）〜
（ｅ）を見れば解るように、垂直デシメーションフラグ
ＦwvがＬレベルのラインでは、ＦＩＦＯバッファ１２２
への画像信号の書込みが許可されるとともに、ＦＩＦＯ
バッファ１２２からの読み出しが禁止される。一方、垂
直デシメーションフラグＦwvがＨレベルのラインでは、
ＦＩＦＯバッファ１２２への画像信号の書込みが禁止さ
れるとともに、ＦＩＦＯバッファ１２２からの読み出し
が許可される。

【００６３】図７（ａ）、（ｆ）に示すように、ライン
バッファ６４から垂直縮小／フィルタ回路１１０に与え
られる画像信号ＶａのラインアドレスＬＡＤは１つずつ
順次増加する。また、図７（ｇ）に示すように、ＦＩＦ
Ｏバッファ１２２からは、垂直デシメーションフラグＦ
wvがＨレベルのときにのみ、画像信号Ｖｂが読み出され
る。元のラインアドレスＬＡＤが１の時には、図７
（ｆ）に示す画像信号Ｖａと、図７（ｇ）に示す画像信
号Ｖｂとが加算平均されて、図７（ｈ）に示す画像信号
Ｖabが作成される。そして、この画像信号Ｖabがマルチ
プレクサ１２８から出力される（図７（ｉ））。

【００６４】このように、図５に示す垂直縮小／フィル
タ回路１１０では、従来の単純な縮小処理において欠落
していたラインを、その直前のラインと加算平均するこ
とによって、これらの２つのラインとの情報を含む１つ
のラインを生成する。この結果、１ラインが完全に欠落
することが無いので、水平１ラインの重要な線分が縮小
画像で消失してしまうことを防止することができる。ま
た、縮小によって欠落するラインに隣接しないラインに
関しては、フィルタリング処理（加算平均処理）を行わ
ないので、フィルタリング処理によって画像の鮮鋭度を
余り劣化させることが無い。

【００６５】また、この垂直縮小／フィルタ回路１１０
では、画像信号を一時的に格納するためのバッファメモ
リとして、１ライン分のＦＩＦＯバッファ１２２を使用
するだけなので、バッファメモリの容量が比較的少なく
て済むという利点がある。さらに、垂直縮小／フィルタ
回路１１０では、１ライン毎に順次供給される画像信号
をリアルタイムにフィルタリングしつつ出力できるの
で、動画画像信号を高速に処理して出力することができ
る。

【００６６】図５に示す水平縮小／フィルタ回路１１２
は、垂直縮小／フィルタ回路１１０とほぼ同様な構成を
有しており、垂直縮小／フィルタ回路１１０のＦＩＦＯ
バッファ１２２は１ラインの記憶容量を有しているのに
対して、水平縮小／フィルタ回路１１２のバッファ１３
２は１画素分の記憶容量を有している点が異なるだけで
ある。従って、その縮小／フィルタリング処理の内容も
ほぼ同じであり、上述の垂直縮小／フィルタ回路１１０
の説明において、「１ライン」を「１画素」に置き換え
ればその動作は容易に理解できる。すなわち、水平縮小
／フィルタ回路１１２は、垂直縮小／フィルタ回路１１
０から出力された画像信号Ｖout1に対して、水平方向の
縮小処理とフィルタリング処理とを並行して実行する。
この処理は、水平デシメーションフラグ生成回路１３０
において生成される水平デシメーションフラグＲwhのレ
ベルに従って実行される。また、画素アドレス発生回路
１４２は、この水平デシメーションフラグＲwhのレベル
に応じてフレームメモリ３６の書込画素アドレスＭＰＡ
Ｄの更新の制御を行う。この結果、従来の単純な縮小処
理において欠落していた画素を、その直前の画素と加算
平均することによって、これらの２つの画素の情報を含
む１つの画素を生成する。この結果、１画素が完全に欠
落することが無いので、１画素幅の重要な線分が縮小画
像で消失してしまうことを防止することができる。ま
た、縮小によって欠落する画素に隣接しない画素に関し
ては、フィルタリング処理（加算平均処理）を行わない
ので、フィルタリング処理によって画像の鮮鋭度を余り
劣化させることが無い。

【００６７】垂直縮小／フィルタ回路１１０における垂
直縮小率Ｒwvと、水平縮小／フィルタ回路１１２におけ
る水平縮小率Ｒwhは、独立に設定することが可能であ
る。また、縮小によるラインや画素の欠落を防止する効
果は、これらの縮小率が、それぞれ０．５から１の範囲
内にあるときが顕著である。これは、この範囲では、１
ヶ所に１ラインまたは１画素の欠落が生じるだけだから
である。もちろん、縮小率は、これ以下の任意の値に設
定することが可能である。

【００６８】なお、図５に示す垂直縮小／フィルタ回路
１１０と水平縮小／フィルタ回路１１２では、２つの画
像データの単純な加算平均を行う回路（加算器１２４，
１３４と乗算器１２６，１３６）をそれぞれ用いていた
が、重み付き加算平均（すなわち加重平均）を行う回路
を利用するようにしてもよい。

【００６９】また、垂直縮小／フィルタ回路１１０と水
平縮小／フィルタ回路１１２の配列は、図５とは逆にす
ることも可能である。すなわち、まず、水平縮小／フィ
ルタ回路１１２で水平方向に縮小した後に、垂直縮小／
フィルタ回路１１０で垂直方向に縮小するようにしても
よい。

【００７０】Ｄ．拡大／フィルタ回路９４の構成と動作
の概要：図８は、フレームメモリ３６から読み出された
画像を拡大するための拡大／フィルタ回路９４の内部構
成とその処理内容の概要を示す説明図である。拡大／フ
ィルタ回路９４は、直列に接続された２つの拡大／イン
ターポレーション回路１５０，１５２を備えている。第
１の拡大／インターポレーション回路１５０は、入力さ
れた画像信号Ｖ１をＭ１倍に拡大するとともに、拡大に
よって追加される画像部分を、その前後の画像部分から
補間して生成する処理を行う。この第１の拡大率Ｍ１
は、１から２の範囲内の値である。第２の拡大／インタ
ーポレーション回路１５２は、第１の拡大／インターポ
レーション回路１５０から与えられた画像信号Ｖ２をＭ
２倍に拡大するとともに、拡大によって追加される画像
部分をその前後の画像部分から補間して生成する処理を
行う。この第２の拡大率Ｍ２は整数である。図８（Ｄ）
に示すように、第２の拡大／インターポレーション回路
１５２から出力される画像の拡大率は、２つの拡大率Ｍ
１，Ｍ２の積に等しい。

【００７１】このように、１から２の範囲の第１の拡大
率Ｍ１で画像を拡大する第１の拡大／インターポレーシ
ョン回路１５０と、整数である第２の拡大率Ｍ２で画像
を拡大する第２の拡大／インターポレーション回路１５
２を直列に設けるようにすれば、以下に詳述するよう
に、それぞれの拡大率の範囲に応じた適切な処理を行う
ことができる。この結果、小数部を含む任意の拡大率
（Ｍ１×Ｍ２）で、あまり画質を落とすことなく画像を
拡大することが可能である。

【００７２】Ｅ．第１の拡大／インターポレーション回
路１５０の構成と動作：図９は、第１の拡大／インター
ポレーション回路１５０によって行われる垂直方向の拡
大／インターポレーション処理の概要を示す説明図であ
る。図９（Ａ）は元画像を示し、図９（Ｂ）は従来の方
法で拡大された拡大画像を、また、図９（Ｃ）は実施例
の第１の拡大／インターポレーション回路１５０によっ
て拡大された拡大画像を示している。

【００７３】各画像の左側には、フレームメモリ３６か
ら画像を読み出す際の読出ラインアドレスＲＬＡＤがそ
れぞれ記されている。図９（Ｂ）の縮小画像は、従来技
術において説明した図１７（Ｂ）の縮小画像と同じであ
る。前述したように、従来の拡大処理では、元のライン
アドレスが０，４のラインが単純に追加されていた。こ
のため、画像内に含まれる線の幅が過度に太ってしまう
という問題があった。

【００７４】一方、図９（Ｃ）に示すように、実施例の
第１の拡大／インターポレーション回路１５０による拡
大／インターポレーション処理では、追加されるライン
が、追加されるラインの前後に存在する元画像の２本の
ラインの加重平均によって生成される。例えば、ライン
アドレス４と５の間に追加されるラインは、これらのラ
インの加重平均によって生成される。従って、ラインア
ドレス４のラインが単に太くならずに、やや濃度の薄い
ラインが追加されるだけである。すなわち、実施例の第
１の拡大／インターポレーション回路１５０では、拡大
によって画像内の線分が単純に太くなっていまうことを
防止することができる。なお、第１の拡大／インターポ
レーション回路１５０において実行されるインターポレ
ーション処理とは、追加されるラインの前後に存在する
２ライン分の画像信号を加重平均する処理を意味してい
る。

【００７５】図１０は、第１の拡大／インターポレーシ
ョン回路１５０の内部構成を示すブロック図である。第
１の拡大／インターポレーション回路１５０は、垂直拡
大／インターポレーション回路１６０と、水平拡大／イ
ンターポレーション回路１６２とを備えている。なお、
図１０に示されているラインアドレス発生回路１９０と
画素アドレス発生回路１９２は、図３に示した読出制御
信号生成回路９０に含まれている回路である。

【００７６】垂直拡大／インターポレーション回路１６
０は、垂直インターポレーションフラグ生成回路１７０
と、ＦＩＦＯバッファ１７２と、加算器１７４と、乗算
器１７６と、マルチプレクサ１７８とを有している。水
平拡大／インターポレーション回路１６２も、垂直拡大
／インターポレーション回路１６０とほぼ同様な構成を
有しており、水平インターポレーションフラグ生成回路
１８０と、バッファ１８２と、加算器１８４と、乗算器
１８６と、マルチプレクサ１８８とを有している。但
し、垂直拡大／インターポレーション回路１６０のＦＩ
ＦＯバッファ１７２は１ライン分の画像信号を格納する
容量を有しているのに対して、水平拡大／インターポレ
ーション回路１６２のバッファ１８２は１画素分の画像
信号を格納する容量を有している。

【００７７】図１０を図５と比較すれば解るように、図
１０に示す垂直拡大／インターポレーション回路１６０
は、図５に示す垂直縮小／フィルタ回路１１０の垂直デ
シメーションフラグ生成回路１２０を垂直インターポレ
ーションフラグ生成回路１７０で置き換えた構成を有し
ている。また、図１０に示す水平拡大／インターポレー
ション回路１６２は、図５に示す水平縮小／フィルタ回
路１１２の水平デシメーションフラグ生成回路１３０を
水平インターポレーションフラグ生成回路１８０で置き
換えた構成を有している。

【００７８】垂直インターポレーションフラグ生成回路
１７０には、ラインアドレスＬＡＤと、読出時の垂直方
向の第１の拡大率Ｒrvとが読出画像調整回路１０４（図
３）から入力される。ラインアドレスＬＡＤは、垂直拡
大／インターポレーション回路１６０で１ライン処理さ
れる度に１つずつ順次増加される。このラインアドレス
ＬＡＤは、図５に示すものとは異なるアドレスである
が、図示の便宜上、同じ符号を使用している。垂直イン
ターポレーションフラグ生成回路１７０は、このライン
アドレスＬＡＤと垂直拡大率Ｒrvとに応じて、後述する
演算を行って垂直インターポレーションフラグＦrvを生
成する。垂直インターポレーションフラグＦrvは、ＦＩ
ＦＯバッファ１７２とマルチプレクサ１７８とラインア
ドレス発生回路１９０とに供給されている。

【００７９】フレームメモリ３６から読み出された１ラ
イン分の画像信号Ｕａは、ＦＩＦＯバッファ１７２に格
納される。ＦＩＦＯバッファ１７２に格納された画像信
号は、次のラインの画像信号がフレームメモリ３６から
供給される時にＦＩＦＯバッファ１７２から読み出され
る。従って、ＦＩＦＯバッファ１７２から読み出される
画像信号Ｕｂは、フレームメモリ３６から読み出されて
いる画像信号Ｕａよりも１ライン手前の画像信号であ
る。加算器１７４は、フレームメモリ３６から読み出さ
れた画像信号Ｕａと、ＦＩＦＯバッファ１７２から読み
出された画像信号Ｕｂとを加算する。加算された画像信
号には、乗算器１７６において１／２が乗じられる。す
なわち、乗算器１７６から出力される画像信号Ｕabは、
フレームメモリ３６から読み出された画像信号Ｕａと、
その１ライン手前の画像信号Ｕｂとを平均したものであ
る。この平均化された画像信号Ｕabは、マルチプレクサ
１７８のＢ入力端子に入力される。マルチプレクサ１７
８のＡ入力端子には、フレームメモリ３６から読み出さ
れた画像信号Ｕａがそのまま入力されている。マルチプ
レクサ１７８は、垂直インターポレーションフラグＦrv
のレベルに従って、入力された２つの画像信号Ｕａ，Ｕ
abの一方を選択して出力する。

【００８０】図１１は、垂直拡大／インターポレーショ
ン回路１６０における動作に関連する各種のパラメータ
の算出方法を示す説明図である。ここで、Ｒrvは垂直拡
大率を示し、また、ＬＡＤは順次に更新されるラインア
ドレスを、ＬＡＤ／ＲrvはラインアドレスＬＡＤを垂直
拡大率Ｒrvで除算した結果を、ＲＬＡＤはフレームメモ
リ３６に与えられる読出ラインアドレスを、ＬＦＩＦＯ
はＦＩＦＯバッファ１７２に記憶されている画像信号の
元のラインを、Frvは垂直インターポレーションフラグ
生成回路１７０で生成される垂直インターポレーション
フラグを、ＭＰＸはマルチプレクサ１７８の入力端子Ａ
／Ｂの選択状態を、そして、Ｕout1はマルチプレクサ１
７８から出力される画像データの元のラインアドレスを
それぞれ示している。なお、順次１ずつ更新されるライ
ンアドレスＬＡＤは、垂直拡大／インターポレーション
回路１６０から出力される画像のライン番号を示してい
るものと考えることができる。

【００８１】図１１の左から３番目の欄の値「ＬＡＤ／
Ｒrv」は、ラインアドレスＬＡＤを垂直拡大率Ｒrvで除
した結果を整数化した値である。図１１の例では、垂直
拡大率Ｒrvが１．２５なので、この除算結果ＬＡＤ／Ｒ
rvは０，０，１，２…となる。図１１に矢印で示すよう
に、垂直インターポレーションフラグＦrvは、この除算
結果ＬＡＤ／Ｒrvの値が２回以上繰り返されたときにＨ
レベルとなり、それ以外のときにはＬレベルとなる。す
なわち、垂直インターポレーションフラグ生成回路１７
０は、ラインアドレスＬＡＤが更新される度に、ライン
アドレスＬＡＤと垂直拡大率Ｒrvとを除算して、除算結
果（ＬＡＤ／Ｒrv）が前回の除算結果と同じ場合には、
垂直インターポレーションフラグＦrvをＨレベルに立ち
上げる。一方、除算結果が前回の結果と異なる場合に
は、垂直インターポレーションフラグＦrvをＬレベルに
立ち下げる。図１１の例では、元のラインアドレスＬＡ
Ｄが１と６の場合に垂直インターポレーションフラグＦ
rvがＨレベルになっていることが解る。前述した図９
（Ｂ）に示したように、ラインアドレスＬＡＤが１と６
のラインは、従来の単純な拡大処理で追加されるライン
である。従って、垂直インターポレーションフラグＦrv
は、拡大に伴って追加されるラインを示す信号である。

【００８２】マルチプレクサ１７８（図１０）の選択状
態は、垂直インターポレーションフラグＦrvのレベルに
応じて切り換えられる。すなわち、図１１の「ＭＰＸ」
の欄に示すように、垂直インターポレーションフラグＦ
rvがＬレベルの場合には、マルチプレクサ１７８のＡ端
子から入力された画像信号Ｕａが選択されて出力され
る。一方、垂直インターポレーションフラグＦrvがＨレ
ベルの場合には、マルチプレクサ１７８のＢ端子に入力
された画像信号Ｕabが選択されて出力される。前述した
ように、Ａ端子に入力された画像信号Ｕａは、フレーム
メモリ３６から読み出されつつある画像信号であり、Ｂ
端子に入力される画像信号Ｕabは、この画像信号Ｕａと
その１ライン手前の画像信号Ｕｂとを平均した信号であ
る。従って、垂直インターポレーションフラグＦrvがＨ
レベルの場合には、フレームメモリ３６から読み出され
ているラインの画像信号Ｕａと、その１ライン手前の画
像信号Ｕｂとを平均した信号Ｕabがマルチプレクサ１７
８で選択されて出力される。例えば、図１１の例におい
て、元のラインアドレスＬＡＤが１のラインの画像信号
Ｕａが入力されているときには、出力画像信号Ｕout1と
して、ラインアドレスＬＡＤが０と１である２つのライ
ンを平均した画像信号Ｕabが出力される。一方、垂直イ
ンターポレーションフラグＦrvがＬレベルの場合には、
フレームメモリ３６から読み出されている画像信号Ｕａ
がそのまま出力される。

【００８３】図１０に示されているように、垂直インタ
ーポレーションフラグＦrvはラインアドレス発生回路１
９０にも供給されている。このラインアドレス発生回路
１９０は、読出制御信号生成回路９０（図３）に含まれ
ている回路であり、フレームメモリ３６に与える読出ラ
インアドレスＲＬＡＤを実際に生成している。図１１に
示されているように、垂直インターポレーションフラグ
ＦrvがＬレベルの場合には、その次のラインにおいて、
読出ラインアドレスＲＬＡＤは、元のラインアドレスＬ
ＡＤの更新に同期して更新される。一方、垂直インター
ポレーションフラグＦrvがＨレベルの場合には、図１１
に矢印で示されるように、その次のラインにおいて読出
ラインアドレスＲＬＡＤの更新が禁止され、読出ライン
アドレスＲＬＡＤが同じ値に保たれる。従って、垂直イ
ンターポレーションフラグＦrvがＨレベルの場合には、
読出ラインアドレスＲＬＡＤが直前のラインと同じに保
たれるので、フレームメモリ３６から、前回と同じライ
ンの画像信号が読み出される。例えば、図１１におい
て、ラインアドレスＬＡＤが１と２のときに、読出ライ
ンアドレスＲＬＡＤが１であるラインの画像信号が２回
続けて読み出される。

【００８４】図１１の「ＬＦＩＦＯ」の欄に示すよう
に、ＦＩＦＯバッファ１７２からは、現在フレームメモ
リ３６から読み出されているラインの１つ手前のライン
の画像信号が読み出されている。

【００８５】なお、ラインアドレス発生回路１９０にお
ける読出ラインアドレスＲＬＡＤの更新を、上述のよう
に垂直インターポレーションフラグＦrvのレベルに応じ
て制御する代わりに、ラインアドレス発生回路１９０内
において読出ラインアドレスＲＬＡＤの更新を独自に制
御することも可能である。

【００８６】図１２は、垂直拡大／インターポレーショ
ン回路１６０の動作を示すタイミングチャートである。
図１２（ａ）は出力される画像信号のラインアドレスＬ
ＡＤを示し、また、図１２（ｂ）は読出ラインアドレス
ＲＬＡＤを、図１２（ｃ）は垂直インターポレーション
フラグＦrvを示している。図１２（ｄ）に示す書込制御
信号ＦＷ＃と図１２（ｅ）に示す読出制御信号ＦＲ＃
は、ＦＩＦＯバッファ１７２における書込みと読み出し
を許可する信号であり、図示しないＦＩＦＯ制御回路か
ら供給されている。これらの信号ＦＲ＃，ＦＷ＃は負論
理であり、Ｌレベルの時にのみ画像信号の書込みや読み
出しが許可される。図１２（ｃ）〜（ｅ）を見れば解る
ように、垂直インターポレーションフラグＦrvがＬレベ
ルのラインでは、ＦＩＦＯバッファ１７２への画像信号
の書込みが許可されるとともに、ＦＩＦＯバッファ１７
２からの読み出しが禁止される。一方、垂直インターポ
レーションフラグＦrvがＨレベルのラインでは、ＦＩＦ
Ｏバッファ１７２への画像信号の書込みが禁止されると
ともに、ＦＩＦＯバッファ１７２からの読み出しが許可
される。

【００８７】図１２（ｆ）に示すように、フレームメモ
リ３６から読み出された画像信号Ｕａのラインのアドレ
スは、垂直インターポレーションフラグＦrvがＨレベル
の時には更新されず、Ｌレベルの時には１つずつ増加す
る。一方、図１２（ｇ）に示すように、ＦＩＦＯバッフ
ァ１７２からは、垂直インターポレーションフラグＦrv
がＨレベルのときにのみ、画像信号Ｕｂが読み出され
る。第１の拡大／インターポレーション回路１５０から
出力される画像のラインアドレスＬＡＤが１の時には、
図１２（ｆ）に示すラインＲ０の画像信号Ｕａと、図１
２（ｇ）に示すラインＲ１の画像信号Ｕｂとが加算平均
されて、図１２（ｈ）に示す画像信号Ｕabが作成され
る。そして、この画像信号Ｕabがマルチプレクサ１７８
から出力される（図１２（ｉ））。

【００８８】このように、図１０に示す垂直拡大／イン
ターポレーション回路１６０では、従来の拡大処理にお
いて単純に追加されていたラインを、その前後に存在す
る２本のラインの加算平均によって生成する。この結
果、画像内の水平方向の線が単純に太くなっていまうこ
とを防止することができる。また、拡大によって追加さ
れるラインに隣接しないラインに関しては、インターポ
レーション処理（加算平均処理）を行わないので、イン
ターポレーション処理によって画像の鮮鋭度を余り劣化
させることが無い。

【００８９】また、この垂直拡大／インターポレーショ
ン回路１６０では、画像信号を一時的に格納するための
バッファメモリとして、１ライン分のＦＩＦＯバッファ
１７２を使用するだけなので、バッファメモリの容量が
比較的少なくて済むという利点がある。さらに、垂直拡
大／インターポレーション回路１６０では、１ライン毎
に順次供給される画像信号をリアルタイムにフィルタリ
ングしつつ出力できるので、動画画像信号を高速に処理
して出力することができる。

【００９０】図１０に示す水平拡大／インターポレーシ
ョン回路１６２は、垂直拡大／インターポレーション回
路１６０とほぼ同様な構成を有している。従って、その
拡大／インターポレーション処理の内容もほぼ同じであ
り、上述の垂直拡大／インターポレーション回路１６０
の説明において、「１ライン」を「１画素」に置き換え
ればその動作は容易に理解できる。この水平拡大／イン
ターポレーション回路１６２では、画像内の拡大に伴っ
て画像内の線が過度に太ってしまうことを防止すること
ができる。また、拡大によって追加される画素に隣接し
ない画素に関しては、インターポレーション処理（加算
平均処理）を行わないので、インターポレーション処理
によって画像の鮮鋭度を余り劣化させることが無い。

【００９１】垂直拡大／インターポレーション回路１６
０における垂直拡大率Ｒrvと、水平拡大／インターポレ
ーション回路１６２における水平拡大率Ｒrhは、独立に
設定することが可能である。また、拡大による線分の太
りを防止する効果は、これらの拡大率が、それぞれ１か
ら２の範囲内にあるときが顕著である。これは、この範
囲では、１ヶ所に１ラインまたは１画素の追加が生じる
だけだからである。

【００９２】なお、垂直拡大／インターポレーション回
路１６０と水平拡大／インターポレーション回路１６２
の接続の順序は、図１０とは逆にすることも可能であ
る。すなわち、まず、水平拡大／インターポレーション
回路１６２で水平方向に拡大した後に、垂直拡大／イン
ターポレーション回路１６０で垂直方向に拡大するよう
にしてもよい。

【００９３】Ｆ．第２の拡大／インターポレーション回
路１５２の構成と動作：図１３は、第２の拡大／インタ
ーポレーション回路１５２によって行われる垂直方向の
拡大／インターポレーション処理の概要を示す説明図で
ある。図１３（Ａ）は、第１の拡大／インターポレーシ
ョン回路１５０で拡大された後の画像を示しており、図
１３（Ｂ）は第２の拡大／インターポレーション回路１
５２によって拡大された拡大画像を示している。なお、
ここでは図１３（Ａ）の画像を「元画像」と呼ぶ。

【００９４】各画像の左側には、元画像のライン番号Ｌ
０，Ｌ１…が示されている。第２の拡大／インターポレ
ーション回路１５２は、元画像を垂直方向にＮｖ倍に拡
大する処理を実行する。拡大に伴って追加されるｊ番目
のラインＬ_Nvは、次の式（１）に従って、追加されるラ
インの前後に存在する元画像の２本のラインＬ_i-1 ，Ｌ
_i の加重平均によって直線内挿される。

【００９５】 Ｌ_Nv＝（１−αｖ）×Ｌ_i-1 ＋αｖ×Ｌ_i …（１） ここで、αｖ＝ｊ／Ｎｖ，ｊ＝１〜（Ｎｖ−１）であ
る。

【００９６】図１４は、第２の拡大／インターポレーシ
ョン回路１５２の内部構成を示すブロック図である。第
２の拡大／インターポレーション回路１５２は、垂直拡
大／インターポレーション回路２００と、水平拡大／イ
ンターポレーション回路２０２とを備えている。

【００９７】垂直拡大／インターポレーション回路２０
０は、重み算出回路２１０と、マルチプレクサ２１２
と、２つのＦＩＦＯバッファ２１４，２１６と、補間演
算回路２１８とを有している。水平拡大／インターポレ
ーション回路２０２も、垂直拡大／インターポレーショ
ン回路２００とほぼ同様な構成を有しており、重み算出
回路２２０と、マルチプレクサ２２２と、２つのバッフ
ァ２２４，２２６と、補間演算回路２２８とを有してい
る。但し、垂直拡大／インターポレーション回路２００
の２つのＦＩＦＯバッファ２１４，２１６はそれぞれ１
ライン分の画像信号を格納する容量を有しているのに対
して、水平拡大／インターポレーション回路２０２の２
つのバッファ２２４，２２６はそれぞれ１画素分の画像
信号を格納する容量を有している。

【００９８】重み算出回路２１０には、ラインアドレス
ＮＬＡＤと、読出時の垂直方向の第２の拡大率Ｎｖとが
読出画像調整回路１０４（図３）から入力される。ライ
ンアドレスＮＬＡＤは、垂直拡大／インターポレーショ
ン回路２００で１ライン処理される度に１つずつ順次増
加される。なお、このラインアドレスＮＬＡＤと、前述
した第１の拡大／インターポレーション回路１５０にお
けるラインアドレスＬＡＤとの関係については後述す
る。

【００９９】重み算出回路２１０は、このラインアドレ
スＮＬＡＤと垂直拡大率Ｎｖとに応じて、以下の式
（２）に従って重みαｖを算出する。

【０１００】 αｖ＝｛（ＮＬＡＤ）％Ｎｖ｝／Ｎｖ …（２）

【０１０１】式（２）の右辺の｛｝内の項は、拡大によ
って追加されるラインに関しては１〜（Ｎｖ−１）の範
囲の値を取る。従って、式（２）は、上述した式（１）
における重みαｖの定義と等価であることが解る。この
重みαｖは補間演算回路２１８に供給される。

【０１０２】第１の拡大／インターポレーション回路１
５０から出力された１ライン分の画像信号Ｕout2は、マ
ルチプレクサ２１２によって切り換えられて、２つのＦ
ＩＦＯバッファ２１４，２１６に交互に格納される。こ
れらのＦＩＦＯバッファ２１４，２１６からそれぞれ読
み出された画像信号Ｓａ，Ｓｂは、補間演算回路２１８
に入力される。補間演算回路２１８は、重み算出回路２
１０から与えられた重みαｖを用いて２つの画像信号Ｓ
ａ，Ｓｂを加重平均することによって、上述した式
（１）による補間演算を実行する。補間演算回路２１８
から出力される画像信号Ｓout1は、垂直方向にＮｖ倍に
拡大された画像を表す信号である。

【０１０３】図１５は、第２の拡大／インターポレーシ
ョン回路１５２の垂直拡大／インターポレーション回路
２００の動作を示すタイミングチャートである。図１５
（ａ）は、第２の拡大／インターポレーション回路１５
２におけるラインアドレスＮＬＡＤを示し、また、図１
５（ｂ）は前述した第１の拡大／インターポレーション
回路１５０の出力画像のラインアドレスＬＡＤを、図１
５（ｃ）は第１の拡大／インターポレーション回路１５
０の出力画像信号Ｕout2を示している。また、図１５
（ｄ），（ｅ），（ｆ）は、図１４に示す補間演算回路
２１８への入力画像信号Ｓａ，Ｓｂと、その出力画像信
号Ｓout1とをそれぞれ示している。

【０１０４】図１５（ａ），（ｂ）に示すように、第２
の拡大／インターポレーション回路１５２におけるライ
ンアドレスＮＬＡＤは、第１の拡大／インターポレーシ
ョン回路１５０の出力画像のラインアドレスＬＡＤの２
倍の速度で（すなわち１／２の周期で）更新されてい
る。一般には、第２の拡大／インターポレーション回路
１５２におけるラインアドレスＮＬＡＤは、第１の拡大
／インターポレーション回路１５０の出力画像のライン
アドレスＬＡＤのＮｖ倍の速度で更新される。ここで、
Ｎｖは、第２の拡大／インターポレーション回路１５２
における垂直拡大率である。従って、第２の拡大／イン
ターポレーション回路１５２におけるラインアドレスＬ
ＡＤは、図１５（ｂ）に示すように（Ｎｖ−１）個の休
止サイクルを挟んで更新される。なお、前述した図１２
では、図示の便宜上、ラインアドレスＬＡＤの休止サイ
クルが示されていないが、実際には図１５（ｂ）に示し
たように、休止サイクルを挟む形でラインアドレスＬＡ
Ｄが更新される。

【０１０５】第１の拡大／インターポレーション回路１
５０から入力された画像信号Ｕout2は、２つのＦＩＦＯ
バッファ２１４，２１６に１ラインずつ交互に書き込ま
れ、書込みサイクルの次のサイクルから読み出される。
補間演算回路２１８は、図１５（ｄ），（ｅ）に示す２
つの入力画像信号Ｓａ，Ｓｂを、重みαｖを用いて補間
演算することによって、図１５（ｆ）に示す出力画像信
号Ｓout1を生成する。

【０１０６】このように、第２の拡大／インターポレー
ション回路１５２の垂直拡大／インターポレーション回
路２００では、拡大に伴って追加されるラインを、その
前後に存在する元画像の２つのラインを直線補間するこ
とによって生成するので、滑らかな拡大画像を得ること
ができる。

【０１０７】図１４に示す水平拡大／インターポレーシ
ョン回路２０２は、垂直拡大／インターポレーション回
路２００とほぼ同様な構成を有している。従って、その
拡大／インターポレーション処理の内容もほぼ同じであ
り、上述の垂直拡大／インターポレーション回路２００
の説明において、「１ライン」を「１画素」に置き換え
ればその動作は容易に理解できる。なお、第２の拡大／
インターポレーション回路１５２における画素アドレス
ＮＰＡＤは、第１の拡大／インターポレーション回路１
５０における画素アドレスＰＡＤのＮｈ倍の周期で更新
されることが好ましい。ここで、Ｎｈは、第２の拡大／
インターポレーション回路１５２における水平拡大率で
ある。

【０１０８】なお、第２の拡大／インターポレーション
回路１５２の垂直拡大／インターポレーション回路２０
０における垂直拡大率Ｎｖと、水平拡大／インターポレ
ーション回路２０２における水平拡大率Ｎｈは、独立に
設定することが可能である。また、垂直拡大／インター
ポレーション回路２００と水平拡大／インターポレーシ
ョン回路２０２の接続の順序は、図１４とは逆にするこ
とも可能である。すなわち、まず、水平拡大／インター
ポレーション回路２０２で水平方向に拡大した後に、垂
直拡大／インターポレーション回路２００で垂直方向に
拡大するようにしてもよい。

【０１０９】以上のように、上記実施例では、第１の拡
大／インターポレーション回路１５０で１から２の範囲
内の第１の拡大率で拡大処理を行い、第２の拡大／イン
ターポレーション回路１５２では整数である第２の拡大
率で拡大処理を行っているので、これらの２つの拡大処
理を組み合わせることによって、小数部を含む任意の拡
大率で画像を拡大することが可能である。

【０１１０】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。

【０１１１】（１）上記実施例において、ハードウェア
によって実現されていた構成の一部をソフトウェアに置
き換えるようにしてもよく、逆に、ソフトウェアによっ
て実現されていた構成の一部をハードウェアに置き換え
るようにしてもよい。

【０１１２】（２）上記実施例では、縮小時の画像の欠
落現象の緩和と、拡大時の画像の太り現象の緩和とを、
いずれも画像データの加重平均処理によって実現してい
たが、加重平均処理以外の種々の補間処理を使用して、
画像の欠落現象や太り現象の緩和を実現することも可能
である。補間処理としては、例えば幾何平均や直線補
間、非直線補間などの種々の処理を利用できる。

【０１１３】（３）縮小時の欠落ラインの補間処理は、
欠落ラインと、欠落ラインに隣接する１本のラインとの
２本のラインで補間を行う場合に限らず、一般に、これ
らの２本のラインを含む複数のラインを用いて補間を行
うようにしてもよい。縮小時の欠落画素の補間処理も同
様である。また、拡大時の追加ラインの補間処理につい
ても、追加されるラインの前後に存在する２本のライン
で補間を行う場合に限らず、一般に、追加されるライン
に隣接する複数のラインを用いて補間を行えばよい。拡
大時に追加画素の補間処理も同様である。

【図面の簡単な説明】

【図１】この発明の実施例としての画像処理装置の全体
構成を示すブロック図。

【図２】ビデオプロセッサ３８内の画像書込制御部の構
成を示すブロック図。

【図３】ビデオプロセッサ３８内の画像読出制御部の構
成を示すブロック図。

【図４】画像書込時の縮小／フィルタリング処理の概要
を示す説明図。

【図５】縮小／フィルタ回路６６の内部構成を示すブロ
ック図。

【図６】垂直縮小／フィルタ回路１１０における動作に
関連する各種のパラメータの算出方法を示す説明図。

【図７】垂直縮小／フィルタ回路１１０の動作を示すタ
イミングチャート。

【図８】図３に示す拡大／フィルタ回路９４の内部構成
とその処理内容の概要を示す説明図。

【図９】第１の拡大／インターポレーション回路１５０
によって行われる垂直方向の拡大／インターポレーショ
ン処理の概要を示す説明図。

【図１０】第１の拡大／インターポレーション回路１５
０の内部構成を示すブロック図。

【図１１】第１の拡大／インターポレーション回路１５
０の垂直拡大／インターポレーション回路１６０におけ
る動作に関連する各種のパラメータの算出方法を示す説
明図。

【図１２】第１の拡大／インターポレーション回路１５
０の垂直拡大／インターポレーション回路１６０の動作
を示すタイミングチャート。

【図１３】第２の拡大／インターポレーション回路１５
２によって行われる垂直方向の拡大／インターポレーシ
ョン処理の概要を示す説明図。

【図１４】第２の拡大／インターポレーション回路１５
２の内部構成を示すブロック図。

【図１５】第２の拡大／インターポレーション回路１５
２の垂直拡大／インターポレーション回路２００の動作
を示すタイミングチャート。

【図１６】従来の垂直方向の画像縮小処理の内容を示す
説明図。

【図１７】従来の垂直方向の画像拡大処理の内容を示す
説明図。

【符号の説明】

３０…ビデオセレクタ ３２…同期分離回路 ３４…Ｄ変換器 ３６…フレームメモリ ３８…ビデオプロセッサ ４０…ビデオセレクタ ４２…液晶ディスプレイ駆動回路 ４４…液晶ディスプレイパネル ４６…メニュー生成回路 ４８…フォントＲＯＭ ５０…ＣＰＵ ６０…色変換回路 ６２…データセレクタ ６４…ラインバッファ ６６…縮小／フィルタ回路 ６８…書込画像調整回路 ７０…ＣＰＵ書込制御回路 ７２…書込制御信号生成回路 ７４…画像書込条件レジスタ ７６…書込クロック生成回路 ８０…フレームメモリ制御回路 ９０…読出制御信号生成回路 ９４…拡大／フィルタ回路 ９６…輝度／コントラスト調整回路 ９８…階調補正回路 １００…ＣＰＵ読出用ラインバッファ １０２…ＣＰＵ読出制御回路 １０４…読出画像調整回路 １０６…画像読出条件レジスタ １０８…読出クロック生成回路 １１０…垂直縮小／フィルタ回路 １１２…水平縮小／フィルタ回路 １２０…垂直デシメーションフラグ生成回路 １２２…ＦＩＦＯバッファ １２４…加算器 １２６…乗算器 １２８…マルチプレクサ １３０…水平デシメーションフラグ生成回路 １３２…バッファ １３４…加算器 １３６…乗算器 １３８…マルチプレクサ １４０…ラインアドレス発生回路 １４２…画素アドレス発生回路 １５０…第１の拡大／インターポレーション回路 １５２…第２の拡大／インターポレーション回路 １６０…垂直拡大／インターポレーション回路 １６２…水平拡大／インターポレーション回路 １７０…垂直インターポレーションフラグ生成回路 １７２…ＦＩＦＯバッファ １７４…加算器 １７６…乗算器 １７８…マルチプレクサ １８０…水平インターポレーションフラグ生成回路 １８２…バッファ １８４…加算器 １８６…乗算器 １８８…マルチプレクサ １９０…ラインアドレス発生回路 １９２…画素アドレス発生回路 ２００…垂直拡大／インターポレーション回路 ２０２…水平拡大／インターポレーション回路 ２１０…重み算出回路 ２１２…マルチプレクサ ２１４，２１６…ＦＩＦＯバッファ ２１８…補間演算回路 ２２０…重み算出回路 ２２２…マルチプレクサ ２２４，２２６…バッファ ２２８…補間演算回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 画像データを記憶するためのフレームメ
   モリと、 前記フレームメモリに前記画像データを書き込む際に前
   記画像データで表される画像を垂直方向に縮小し、縮小
   によって欠落する第１のラインを検出するとともに、前
   記第１のラインと前記第１のラインに隣接する第２のラ
   インとを含む複数のラインの画像データを補間すること
   によって前記第２のラインの画像を修正する垂直縮小部
   と、 前記画像データで表される画像を水平方向に縮小し、縮
   小によって欠落する第１の画素を検出するとともに、前
   記第１の画素と前記第１の画素に隣接する第２の画素と
   を含む複数の画素の画像データを補間することによって
   前記第２の画素の画像を修正する水平縮小部と、を備え
   る画像処理装置。
2. 【請求項２】 請求項１記載の画像処理装置であって、 前記垂直縮小部と前記水平縮小部のそれぞれは、 与えられた画像データを所定量記憶するバッファと、 前記バッファから読み出された第１の画像データと、前
   記第１の画像データの後に続く画像部分を表す第２の画
   像データとを加重平均することによって第３の画像デー
   タを作成する加重平均部と、 与えられた前記第２の画像データと、前記加重平均部か
   ら出力された前記第３の画像データとを含む複数の画像
   データの中から１つを選択して出力する選択部と、 画像の縮小率に応じて、前記縮小に伴って欠落する画像
   部分を示す選択信号を生成し、前記選択信号を前記選択
   部に供給する選択信号生成部と、を備える画像処理装
   置。
3. 【請求項３】 請求項２記載の画像処理装置であって、
   さらに、 前記選択信号に応じて、前記フレームメモリに与える書
   込アドレスの増加を制御する書込アドレス制御部、を備
   える画像処理装置。
4. 【請求項４】 請求項１ないし３のいずれかに記載の画
   像処理装置であって、 前記垂直縮小部と前記水平縮小部における縮小率は、そ
   れぞれ０．５から１の範囲内の値であり、従って、前記
   垂直縮小部における縮小に伴って欠落する画像部分は１
   ヶ所について１ライン分であり、前記水平縮小部におけ
   る縮小に伴って欠落する画像部分は１ヶ所について１画
   素分である、画像処理装置。
5. 【請求項５】 画像データを記憶するためのフレームメ
   モリと、 前記フレームメモリから読み出された画像データで表さ
   れる画像を垂直方向に拡大し、拡大によって追加される
   第１のラインを検出するととともに、前記第１のライン
   に隣接する複数のラインの画像データを補間することに
   よって前記第１のラインの画像データを生成する垂直拡
   大部と、 前記画像データで表される画像を水平方向に拡大し、拡
   大によって追加される第１の画素を検出するとともに、
   前記第１の画素に隣接する複数の画素の画像データを補
   間することによって前記第１の画素の画像データを生成
   する水平拡大部と、を備える画像処理装置。
6. 【請求項６】 請求項５記載の画像処理装置であって、 前記垂直拡大部と前記水平拡大部のそれぞれは、 与えられた画像データを所定量記憶するバッファと、 前記バッファから読み出された第１の画像データと、前
   記第１の画像データの後に続く画像部分を表す第２の画
   像データとを加重平均することによって第３の画像デー
   タを作成する加重平均部と、 与えられた前記第２の画像データと、前記加重平均部か
   ら出力された前記第３の画像データとを含む複数の画像
   データの中から１つを選択して出力する選択部と、 画像の拡大率に応じて、前記拡大に伴って追加される画
   像部分を示す選択信号を生成し、前記選択信号を前記選
   択部に供給する選択信号生成部と、を備える画像処理装
   置。
7. 【請求項７】 請求項６記載の画像処理装置であって、
   さらに、 前記選択信号に応じて、前記フレームメモリに与える読
   出アドレスの増加を制御する読出アドレス制御部と、を
   備える画像処理装置。
8. 【請求項８】 請求項５ないし７のいずれかに記載の画
   像処理装置であって、 前記垂直拡大部と前記水平拡大部における拡大率は、そ
   れぞれ１から２の範囲内の値であり、従って、前記垂直
   拡大部における拡大に伴って追加される画像部分は１ヶ
   所について１ライン分であり、前記水平拡大部における
   拡大に伴って追加される画像部分は１ヶ所について１画
   素分である、画像処理装置。
9. 【請求項９】 画像を拡大するための画像処理装置であ
   って、 １から２の範囲内の第１の拡大率に従って画像を拡大す
   る第１の拡大部と、 整数である第２の拡大率に従って画像を拡大する第２の
   拡大部と、を備え、 前記第１と第２の拡大部で直列的に画像を拡大すること
   によって、前記第１と第２の拡大率の積で与えられる第
   ３の拡大率で画像を拡大することを特徴とする画像処理
   装置。
10. 【請求項１０】 請求項９記載の画像処理装置であっ
    て、 前記第１と第２の拡大部はこの順に直列的に画像の拡大
    処理を実行し、 前記第２の拡大部は、前記第１の拡大部の第１の出力速
    度に前記第２の拡大率を乗じた第２の出力速度で画像デ
    ータを出力するように前記拡大処理を実行する、画像処
    理装置。