CN1140993C - 用于电视接收机的数字信号处理电路 - Google Patents

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Abstract

用于电视接收机的数字信号处理电路，包括：一个用于存储表示一个场的色度和亮度部分的第一场存储器；用于根据从所述第一场存储器接收的行数据生成内插的行数据的第一内插装置；用于控制从所述第一场存储器读出行数据并控制由所述内插装置根据所输入的图象放大因子完成内插的图象放大和上变换控制装置。

Description

用于电视接收机的数字信号处理电路
本发明涉及一种用于电视接收机的数字信号处理电路，该电路支持上变换和数字图象放大。
图象放大在这里意味着通过为图象增加附加行扩大一个图象或图象的一部分，所述的行是根据内插技术生成的。特别是图象放大可用于将以信箱(letterbox)格式传送的图象转换为覆盖全屏幕的图象。
关于上变换，目前一般有两种方法。一种是所谓的100/120Hz隔行扫描方法，另一种是所谓的50/60Hz逐行扫描变换法。
图1b和1c示出这两种技术的原理，而图1a则示出传统的50/60Hz隔行扫描法。
根据传统的50/60Hz隔行扫描法，每一幅图象(帧)被分为两个场，一个场包括完全帧的奇数行，另一个场包括完全帧的偶数行。共同组成一个满帧的两个场依时间顺序地显示，这在图1中使用场顺序A，B，A……说明。
100/120Hz隔行扫描技术与传统的50/60Hz隔行扫描的不同之处，在于一个帧周期期间显示四个时间顺序场。通过产生场序列A，A，B，B……的场重复可以用最简单的形式达到这一点。这种简单的场重复只是减少了大面积闪烁，而行闪烁还是一样，或者说与正常的50/60Hz隔行显示相比甚至还增加了。通过产生场序列A，B，A，B，…的帧重复可获得第二种形式。这个方法在图象实际上不动(静图象)的情形能得出可以接受的结果。为了提高使用100/120Hz隔行扫描可获得的图象质量，人们建议采用活动自适应滤波法，其中根据图象中包含的活动量大小生成附加场。这在图1b中用序列AA*，BB*，…说明，如果存在活动，则场A和B并不是简单地重复，而是根据图象中存在的活动量大小生成附加场A*，B*。
图1c说明50/60Hz逐行扫描技术。根据这一技术，给每个场A，B增加各自失去的奇数行和偶数行，使得两个隔行的场A/A*，B*/B同时显示。
本发明的目的是提供一种用于电视接收机的数字信号处理电路，该电路将上变换处理和图象放大处理结合起来，从而可以使用相对简单的硬件来实现电路。
本发明提供用于电视接收机的数字信号处理电路，包括：
一个用于存储表示一个场的色度或亮度部分的输入数据的第一场存储器；
一个耦合到第一场存储器的输出端的第二场存储器；
用于根据从所述第一场存储器接收的行数据生成内插的行数据的第一内插装置；
第二内插装置，用于接收第二场存储器的输出作为第一输入，接收第一场存储器的输出作为第二输入以及接收第一场存储器输出的延迟了一行的形式作为第三输入，并根据第一和第二输入或者第一和第三输入生成内插的行数据；
图象放大与上变换控制装置，用于控制从所述第一场存储器和所述第二场存储器读出行数据并控制由所述第一和第二内插装置根据输入到所述图象放大和上变换控制装置的图象放大因子完成的内插过程；
混合装置，用于接收第一和第二内插装置的输出数据并根据两个输入以及根据活动检测单元供应的活动信号生成输出数据。
下面，结合附图详细叙述本发明的一个优选实施例，附图示出：
图1a-c是用于描述传统的50/60Hz隔行扫描、100/120Hz隔行扫描以及50/60Hz逐行扫描的例图；
图2是兼具上变换、图象放大和扫调(Panning)能力的电路的原理图；
图3是兼具随活动而定的上变换、图象放大以及扫调能力的电路的原理图；以及
图4和5是用于说明相位累加装置的工作的示意图。
根据图2的电路基本包括三个主要单元，即一个场存储器1，一个滤波器单元2以及一个控制单元3。场存储器1最好是一个场RAM，它存储输入视频信号的一个场。这里视频信号仅包括输入视频信号的亮度或色度信号，或者两者都有。滤波器单元2最好是所谓的FIR滤波器，2抽头的FIR滤波器更好。滤波器单元包括一个行存储器4，加法装置5和6，以及一个乘法器7。正如那些熟悉这一技术的人员所理解的，如果滤波器单元2是如图2所示的一个2抽头的滤波器，则滤波运算可以用数学方法表示如下：
Y＝KXo+(1-K)X-1，这里Xo表示当前行，X-1表示紧随当前行之后的行，Y表示滤波器单元的输出。因子K通过控制单元3提供，并且正如由上面的公式所明显看到的一样，它决定一个比值，当前行和相邻的下一行就按这个比值混合以提供一个内插行。
如果没有图象放大，则对已经存储在场存储器中的行不必生成任何附加行，因而因子K可选为0值，为的是不改变场存储器1提供的行。如果有图象放大，则必须生成一些附加行。例如，为要把以信箱格式接收的图象扩展成与满屏幕尺寸匹配的格式，必须通过内插若干与图象有效部分相邻的行来生成附加行。
控制单元3最好是所谓的相位累加单元，基本包括一个行地址计数器8，一个加法装置9以及一个延迟或寄存装置10。由于控制单元3通过行地址计数器8访问场存储器1并同时向滤波器单元2的乘法器供应因子K，它控制场存储器中存储的哪些行要互相内插以及根据什么比值内插。
如图2所示，控制单元3最好包括一个加法装置9，在其第一输入端接收一个初始数值或图象放大因子，在其第二输入端则接收寄存装置10输出的6个低数位(0…5)。耦合到加法装置9的输出端的寄存装置将来自加法装置9的输入延迟相当于一行的时间周期。加法装置9最好是一个7位加法器，因而向寄存装置10提供一个7位的字。寄存装置10的7位输出被劈开，其中最高有效位被加到行地址计数器8，较低的6个数位(0…5)被加到滤波器单元2的乘法器7。这些较低的6个数位还加到加法器的一人上输入端上。
相位累加装置3对*每一个输出行都执行累加。输入场的两行之间的物理距离被分为64个步距。理论上在每一个步距位置都可能通过内插生成一个输出行。如果实现由1至2的图象放大因子，则最大需要两个新内插的输出行。因此，不需要在所有64个步距都产生一个行。
控制单元装置3的输出可以用下面的数学公式描述：
ko＝INIT mod64
kn＝(kn-1+comp)mod64(n＝1，2，3…)
lao＝INIT div64
lan＝lan-1+(ln-1+comp)div64(n＝1，2，3…)式中：INIT＝初始值，它随所生成的场(A1，A1*，B1*或B1)而定。
k＝输给乘法装置7的数值(数位0…5)
ko＝用于第一输出行的K因子(行号为No.0)
ka＝行地址计数器的输出
n＝所生成的输出行号(n＝1，2…)
Comp＝压缩因子(32…64)
mod＝模运算(除法的余数)
div＝除法运算(除法的整数结果)
下面的例子说明了上面给出的公式：
输出场为A1，并且压缩因子为50。这意味意着仅有输入图象的78％被显示(50/64＝0.78；且对A1的初始值＝64)。在图4中，示出了n＝0和n＝1时的输出场A1。
    n     kn     1-kn  la＝场存储器的输出行 行存储器的输出行
    0     0     64     1     0
    1     50     14     1     0
    2     36     28     2     1
    3     22     42     3     2
    4     8     56     4     3
    5     58     6     4     3
    6     44     20     5     4
    …     …     …     …     …
输出场为A1*并且压缩因子等于50。对于输出场A1*，初始数值等于(64+comp/2)＝89。
    n     kn     1-kn  la＝场存储器的输出行 行存储器的输出行
    0     25     39     1     0
    1     11     53     2     1
    2     61     3     2     1
    3     47     17     3     2
    4     33     31     4     3
    5     19     45     5     4
    6     5     59     6     5
    …     …     …     …     …
图3用方框图表示根据本发明的兼具活动自适应上变换、图象放大以及扫调能力的电路的优选实施例。
图3示出的电路包括一个场存储器1’和一个滤波器单元2’，这两个单元基本上提供与图2的单元1和2同样的功能。单元2’最好是用于场内内插的2抽头FIR滤波器，其结果被用于有活动的情形。图3的电路还包括一个控制对场存储器1’的访问和控制滤波器单元2’的控制单元11，它类似于图2中的控制单元3。图3的电路另外还包括又一个场存储器12和又一个滤波器单元13。
单元13最好是一个用于帧内内插的3抽头FIR滤波器，它被用在无活动或慢活动的情形。最好，3抽头滤波器的一个系数总是被置为零。因此，3抽头滤波器可通过一个2抽头FIR滤波器和下面叙述的多路转换器装置17和18来实现。
简单地说，滤波器单元13执行类似滤波器单元2’的滤波运算(不过根据不同的输入信号)。控制单元11既控制滤波器单元2’又控制滤波器单元13。
混合器单元14将滤波器单元2’的输出和滤波器单元13的输出混合并通过标准化单元19输出最终视频信号。混合单元的工作由活动检测单元(未示出)供应的活动信号控制。
基本上，如果不存在活动，混合器14就将滤波器单元13的输出接通到自已的输出端，如果存在最大的活动，则将滤波单元2’的输出信号接通到自已的输出端。在中间活动数值的情形，混合器14将滤波器单元2’和13的输出混合。
如图3所示，控制单元11将一个控制信号加到滤波器单元2’和滤波器单元13上。这些控制信号最好分别供应给乘法器15和乘法器16。
相位累加装置11对每一输出行执行装置累加。输出场两行之间的物理距离被分成128个步距。理论上可以在每一步距位置通过内插生成一个输出行。如实现由1到2的图象放大因子，则在100/120Hz方式中最多需要两个、而在50/60Hz方式中最多需要四个这样新内插的输出行。
因此，不需要在所有128个步距都产生一行。
控制单元装置11的输出可用下面的数学公式描述：
6位加法器和寄存器：
kmo＝INIT/2mod64
kmn＝(kmn-1+comp/2)mod64(n＝1，2，3，…)
8位加法器和寄存器
tempo＝INIT mod128
tempn＝(tempn-1+comp)mod128(n＝1，2，3，…)
knmn＝tempn mod64(n＝1，2，3，…)
lao＝INIT div128
lan＝lan-1+(tempn-1+comp)div128(n＝1，2，3，…)式中：INIT＝初始值，它随生成的场(A1，A1*，B1*或B1)而定。
km＝给到乘法装置15的数值(数位0…5)
kmo＝用于第一输出行的乘法装置15的k因子
temp＝时间变量
knm＝给到乘法装置16的数值(数位0…5)
mux＝mux_Ctrl，控制多路转换装置17和18的信号
la＝行地址计数器的输出
n＝所生成的输出行号(n＝0，1，2…)
comp＝压缩因子(64，68，72，…，128)
mod＝模运算(除法的余数)
div＝除法运算(除法的整数结果)
行地址计数器的输出给到场存储装置1。给到场存储装置12的地址可以差一行，随所生成的场(A1，A1*，B1*或B1)而定。
两个多路转换器(17，18)用一个mux_Ctrl信号控制。如果mux_Ctrl信号为“0”，则行存储装置2的输出和场存储装置12的输出被加到滤波装置13上。如果mux_Ctrl信号为“1”，则场存储装置1’的输出和行存储装置2的输出被加到滤波装置13上。
下面的例子可说明上面给出的公式。
如果输出场为A1且压缩因子等于100，则仅显示输入图象的78％(因为100/128＝0.78而且对A1的初始值＝128)
n  kmn  64-kmn  tempn  knmn  64-nmn  muxo la＝场存储装置1的输出行 行存储装置2的输出行 场存储装置12的输出行
 0  0     64   0     0     64     0     1     0     0
 1  50     14   100     36     28     1     1     0     0
 2  36     28   72     8     56     1     2     1     1
3 22 42 44 44 20 0 3 2 2
 4  8     56   16     16     48     0     4     3     3
 5  58     6   116     52     12     1     4     3     3
 6  44     20   88     24     40     1     5     4     4
 …  …     …   …     …     …     …     …     …     …
输出场为A1*并且压缩因子为100。对于输出场A1*，初始值为(128+comp/2)＝178。
 n  kmn   64-kmn  tempn   knmn  64-knmn  muxo la＝场存储装置1的输出行 行存储装置2的输出行 场存储装置12的输出行
 0  25     39     50     50     14     0     1     0     0
 1  11     53     22     22     42     0     2     1     1
 2  61     3     122     58     6     1     2     1     1
3 47 17 94 30 34 1 3 2 2
 4  33     31     66     2     62     1     4     3     3
 5  19     45     38     38     26     0     5     3     3
 6  5     59     10     10     54     0     6     4     4
 …  …     …     …     …     …     …     …     …     …
图5说明当n＝0或n＝1时输出场A1的生成情况。在第二列示出2抽头滤波装置的输出并在第三列示出了抽头滤波装置的输出。
如上所述，根据图3的电路兼有上变换能力以及图象放大和扫调能力。因而根据图3的电路能够完成隔行扫描变换和逐行扫描变换。
图3所示电路对于不同情况即诸如隔行扫描或逐行扫描，有图象放大或无图象放大，有活动或无活动(静止)的主要工作情况，将结合下面的表1和2进行说明。
表1：用于120/100Hz隔行扫描变换的输入视频数据
Figure C9711090800132
表2：用于50/60Hz逐行扫描变换的输入视频数据
表1涉及电路在隔行扫描尤其是对100/120Hz隔行扫描变换方面的工作情况。
如上所述，在隔行扫描的情形，场的数量翻了一倍，原因是在输入信号的一个场A1的时间周期内，生成并显示了A1和A1*两个场。
在图象中没有图象放大和没有活动(静止)的情形，子场A1恒等于输入场A1，而子场A1*则恒等于前一个输入场BO(情况2)。
在没有图象放大但带有活动的情形，子场A1恒等于输入场A1，但是，子场A1*的行却通过内插输入场A1的相邻行而生成。这在表1中用符号A1，AILD表示，其中LD表示“延迟一行”(情况1)。
在有图象放大和活动的情形，A1和A1*两个子场均通过内插输入场A1的各自相邻行生成(情况3)。
在表1的最后一种情形，即有图象放大而无活动(静止)的情况(情况4)，子场A1和A1*均通过内插输入场A1的相邻行以及前一场BO的行生成。虽然本文下面要更详细说明，但应当提出，在相邻的输入场A1和BO的行间内插可以通过滤波器单元13的多路转换器17和18的工作达到。
表2说明在逐行扫描变换情形的情况，如上所说，在逐行扫描变换的情形，每一个输入场均通过内插扩展为一个帧，借此，所得帧的一切行均在同一个场周期期间显示出来。
表2示出了方法，在该方法中为上述四种不同的情况生成了帧A1/A1*和B1*/B1的各行。
在100/120Hz隔行扫描变换和输出场A1与A1*的情形，场存储装置1的输出数据输入场A1的数据，并且行存储装置2的输出数据是延迟了一行的输入场A1。场存储装置12的输出是输出场BO。于是，2抽头滤波装置2的输入就等于输入场A1和延迟了一行的输入场A1(AILD)。3抽头滤波器的一个系数最好总是置为零，这样它就能通过一个带有多路转换器的2抽头滤波器实现。
在输出场B1*和B1的情形，场存储装置1的输出数据为输入场B1的数据，并且行存储装置2的输出数据为延迟了一行的输入场B1。场存储装置12的输出为输入场A1。于是，2抽头滤波装置2的输入为输入场B1和延迟了一行的输入场B1(BILD)。3抽头滤波装置13的输入等于输入场B1和BILD以及输入场A1。3抽头滤波器的一个条数最好总是置为零，这样它就能通过一个带有多路转换器的2抽头滤波器实现。

Claims (11)

1.用于电视接收机的数字信号处理电路，包括：
一个用于存储表示一个场的色度或亮度部分的输入数据的第一场存储器(1’)；
一个耦合到第一场存储器(1’)的输出端的第二场存储器(12)；
用于根据从所述第一场存储器(1’)接收的行数据生成内插的行数据的第一内插装置(2’)；
第二内插装置(13)，用于接收第二场存储器(12)的输出作为第一输入，接收第一场存储器(1’)的输出作为第二输入以及接收第一场存储器输出的延迟了一行的形式作为第三输入，并根据第一和第二输入或者第一和第三输入生成内插的行数据；
图象放大与上变换控制装置(11)，用于控制从所述第一场存储器(1’)和所述第二场存储器(12)读出行数据并控制由所述第一和第二内插装置(2’，13)根据输入到所述图象放大和上变换控制装置(11)的图象放大因子完成的内插过程；
混合装置(14)，用于接收第一和第二内插装置(2’，13)的输出数据并根据两个输入以及根据活动检测单元供应的活动信号生成输出数据。
2.根据权利要求1的数字信号处理电路，其中所述第一内插装置(2’)是一个FIR滤波器。
3.根据权利要求1或2的数字信号处理电路，其中所述第二内插装置(13)是一个FIR滤波器。
4.根据权利要求2的数字信号处理电路，其中所述FIR滤波器包括一个由所述图象放大和上变换控制装置(11)控制的加权装置(7，16)。
5.根据权利要求3的数字信号处理电路，其中所述第二内插装置(13)的FIR滤波器包括多路转换器(17，18)，用于或者将第一和第二输入或者将第一和第三输入接通到FIR滤波器。
6.根据权利要求1的数字信号处理电路，其中所述图象放大和上变换装置(11)控制在第一内插装置(2’)中进行的加权运算以及由第二内插装置(13)执行的加权运算，并且还控制开关包含在第二内插装置(13)中的多路转换器(17，18)。
7.根据权利要求1的数字信号处理电路，其中所述内插装置(2’)至少包括一个行存储器，用于输出由第一场存储器(1’)输出的当前行数据的一个延迟了一行的形式。
8.根据权利要求1的数字信号处理电路，其中至第二内插装置(13)的第三输入由包括在第一内插装置(2’)中的行延迟装置提供。
9.根据权利要求1的数字信号处理电路，其中所述图象放大和上变换控制装置(11)根据所接收的有效区域信号决定从第一场存储器(1’)读出的第一行数据，以便将唯一的相关行数据供应给内插装置(2’)。
10.根据权利要求1的数字信号处理电路，其中所述图象放大和上变换控制装置(11)包括加法装置(9)、行延迟装置(10)以及行地址计数装置(8)，其中
所述加法装置(9)接收所述图象放大因子作为第一输入并将输出数据提供给所述行延迟装置(10)；
所述行延迟装置(10)将输出数据提供给所述内插装置(2’，13)，并提供给所述加法装置(9)作为其第二输入；
所述行地址计数器(8)接收来自行延迟装置(10)输出端的MSB(最高有效位)并以其输出控制第一场存储器(1’)的读出。
11.根据权利要求10的数字信号处理电路，其中所述加法装置(9)是一个7位加法器，并且所述行延迟装置(10)将其输出的6个较低数位提供给加法装置(9)的第二输入端和提供给内插装置(2’，13)，并将其输出的最高有效位提供给所述行地址计数装置(8)。
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