JP2002064791A - 走査線変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号の走査線数を変換する走査線変換回
路として、低コストで、様々な変換比率に柔軟に対応可
能にする。 【解決手段】入力端子１１に入力された原映像信号は書
込制御信号生成回路１５の制御によって各ラインメモリ
１２〜１４に走査線毎に順に書き込まれる。各ラインメ
モリ１２〜１４は入力側のクロックＷＣＫ、水平同期信
号ＷＨＤに従って書き込み動作を行う一方、出力側のク
ロックＲＣＫ、水平同期信号ＲＨＤに従って読み出し動
作を行う。選択回路１６，１７は各ラインメモリ１２〜
１４から、ライン選択信号ＬＳＥＬに従って、変換後の
走査線信号の生成に必要な走査線信号を選択出力する。
選択出力された走査線信号は係数器１８、１９によって
補間係数（１−ｋ）、ｋが乗じられ、加算器２０によっ
て加算されて変換後の走査線信号として出力される。係
数制御回路３１および除算回路３３は走査線変換比率に
応じた係数指示信号ｋを生成し、ライン選択制御回路３
２は走査線変換比率にかかわらず、適正な走査線信号を
選択出力させるライン選択信号ＬＳＥＬを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力された映像信号
の走査線数を変換し、異なった走査線数の映像信号とし
て出力する機能を持つ走査線変換回路に関するものであ
る。

【０００２】

【従来の技術】図３１は第１の従来例に係る走査線変換
回路の構成を示すブロック図である。入力端子ＩＮに入
力された原映像信号は、Ａ／Ｄ変換器１０１によりデジ
タル映像信号に変換され、フィールドメモリ１０２にフ
ィールド毎に記憶される。時間軸変換回路１０３はフィ
ールドメモリ１０２から映像信号を走査線毎に入力し、
出力側で変換後のサンプリングクロックを用いて入力し
た走査線を２〜３度重ね読みする。重ね読みされた走査
線は変換フィルタ１０４によって平滑化され、垂直方向
に滑らかな映像信号となり、Ｄ／Ａ変換器１０５によっ
てアナログ映像信号に変換されて出力端子ＯＵＴから出
力される（特開平６−６２２６７号公報参照）。

【０００３】また、第２の従来例として、ラインメモリ
のみを用いて所定の変換比に基づいて走査線数の変換を
行う走査線変換回路もある（特開平５−１０３３０５号
公報参照）。

【０００４】

【発明が解決しようとする課題】マルチメディア時代の
到来により、映像メディアの形式は非常に多様性を増し
てきている。テレビの分野では従来のＮＴＳＣ形式に加
えて、ＥＤＴＶ（Extended Definition TeleVision）、
ＨＤＴＶ（High Definition TeleVision）という映像形
式が誕生し、また欧州ではＰＡＬ、ＳＥＣＡＭという映
像形式が存在する。一方、コンピュータの分野では、す
でによく知られているＶＧＡ、ＳＶＧＡ、ＸＧＡ以外に
も、コンピュータメーカー独自の映像形式が存在する。
しかしながら、これら全ての映像形式に対応した受像端
末を視聴者側で準備することは到底不可能であり、多岐
にわたる映像形式の映像を単一のディスプレイに表示可
能にするための技術が、近年非常に重要になってきてい
る。

【０００５】また、ディスプレイデバイスの分野では、
ＰＤＰ（Plasma Display Panel）やＬＣＤ（Liquid Cry
stal Display）などのフラットパネルディスプレイの進
歩が著しい。フラットディスプレイとは、ＣＲＴと異な
り、所定のドットサイズを有するドットマトリックスデ
ィスプレイであり、ＶＧＡ対応やＳＶＧＡ対応など、用
途毎に様々なドットサイズのものが存在する。したがっ
て、１つの映像ソースを視聴者がそれぞれ所持している
異なるサイズのディスプレイに統一的に表示可能にする
技術も極めて重要である。

【０００６】以上のような背景から、図３２に示すよう
に、様々な映像ソースを様々なディスプレイパネルに表
示可能にする「マルチソース／マルチパネル」対応の走
査線変換回路は、マルチメディア時代において非常に重
要な役割を担う。すなわち、走査線数を任意の変換比率
で変換可能であり、かつ、非常に低コストの走査線変換
回路が要求されることになる。

【０００７】このような「マルチソース／マルチパネ
ル」の観点からみると、第１の従来例に係る走査線変換
回路は、フィールドメモリのような大容量の記憶素子を
用いているために、コストが高く、また回路規模も大き
くなるといる問題がある。

【０００８】また、第２の従来例に係る走査線変換回路
では、走査線の変換比率に応じてフィルタ係数が個別に
必要になるので、任意の変換比率に対応可能にするため
には膨大な数のフィルタ係数を準備する必要があり、こ
れは現実的にはほとんど不可能である。さらに、３：
１、１：２などのように整数倍の変換比率にしか対応し
ておらず、任意の変換比率に対応させたときには、ライ
ンメモリ内部で書き込みアドレスと読み出しアドレスと
の干渉すなわち読み出し動作が書き込み動作を追い越し
たり書き込み動作に追い越されたりすることによって、
走査線数の変換が正常に行われないという問題が生じ
る。

【０００９】本発明は、前記のような問題に鑑みなされ
たものであり、映像信号の走査線数を変換する走査線変
換回路として、低コストで、様々な変換比率に柔軟に対
応可能にすることを目的とする。

【００１０】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた手段は、映像信号の走査
線数を変換する走査線変換回路として、原映像信号から
変換後の走査線信号の生成に必要となる走査線信号を記
憶する記憶手段を有し、前記記憶手段への入力と出力と
において速度およびタイミングが独立に設定可能であ
り、設定された信号入出力の速度およびタイミングの相
対関係にかかわらず前記記憶手段への入出力が干渉せ
ず、走査線信号として適当な信号を順次、選択出力する
走査線選択出力手段と、設定された走査線数変換比率に
基づいて補間係数を生成する補間係数生成手段を有し、
前記走査線選択出力手段から選択出力された走査線信号
に前記補間係数生成手段によって生成された補間係数を
乗じ、乗じた結果を加算することによって変換後の走査
線信号を生成する走査線補間手段とを備え、前記補間係
数生成手段は、少なくとも２種類以上の走査線数変換比
率に基づき、補間係数を生成可能に構成されているもの
である。

【００１１】請求項１の発明によると、走査線補間手段
によって、走査線選択出力手段から選択出力された走査
線信号に補間係数が乗じられ、その結果が加算されて、
変換後の走査線信号が生成される。このとき、乗じられ
る補間係数は補間係数生成手段によって生成されるが、
この補間係数生成手段は少なくとも２種類以上の走査線
数変換比率に基づき補間係数を生成可能に構成されてい
るので、前記補間係数生成手段が補間係数を生成可能で
ある走査線数変換比率については、回路の増加や変更を
伴うことなく、走査線数の変換を行うことができる。し
たがって、様々な変換比率の走査線数変換に柔軟に対応
することができる。

【００１２】また、請求項２の発明では、前記請求項１
の走査線変換回路における補間係数生成手段は、走査線
数変換比率がｘ：ｙに設定されたとき、補間係数とし
て、変換後の走査線信号の生成に必要となる２本の走査
線信号のうち、時間的に前の走査線信号に対しては（１
−Ｋ／ｙ）を、時間的に後の走査線信号に対してはＫ／
ｙをそれぞれ生成するものとする（ただし、Ｋ＝（ＬＮ
・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、％は剰
余計算を示す）。

【００１３】さらに、請求項３の発明では、前記請求項
２の走査線変換回路における補間係数生成手段は、変換
後の映像信号の水平同期タイミング毎にｘを加算する計
数部と、この計数部による計数値をｙで除し、除したと
きの剰余を求める剰余計算部とを有しており、この剰余
計算部によって求めた剰余の値を前記Ｋとして出力する
係数制御回路を備えているものとする。

【００１４】そして、請求項４の発明では、前記請求項
１の走査線変換回路における走査線選択出力手段は、原
映像信号を走査線毎に記憶する複数のラインメモリを有
し、信号入力と信号出力とにおいて速度およびタイミン
グが独立に設定可能であり、かつ、設定された信号入出
力の速度およびタイミングの相対関係にかかわらず、変
換後の走査線信号の生成に必要となる走査線信号が前記
複数のラインメモリから選択出力可能に構成されている
ものとする。

【００１５】さらに、請求項５の発明では、前記請求項
１の走査線変換回路は、原映像信号の水平同期信号を、
画面水平方向における原映像信号の読み出し開始位置に
基づいて設定された所定期間遅延させて出力する第１の
遅延手段と、変換後の映像信号の水平同期信号を、画面
水平方向における変換後の映像信号の表示開始位置に基
づいて設定された所定期間遅延させて出力する第２の遅
延手段とを備え、前記走査線選択出力手段は、信号入力
の際のサンプリング周波数と信号出力の際のサンプリン
グ周波数とが互いに独立に設定可能であり、設定された
入力用サンプリング周波数および前記第１の遅延手段の
出力信号のタイミングで原映像信号を走査線毎に順次入
力するとともに、設定された出力用サンプリング周波数
および前記第２の遅延手段の出力信号のタイミングで変
換後の走査線信号の生成に必要となる走査線信号を選択
出力するものとする。

【００１６】請求項５の発明によると、走査線選択出力
手段の信号入出力のサンプリング周波数を、走査線数の
変換比率および原映像信号の圧縮または伸張比率に基づ
いて設定することによって、走査線数の変換とともに画
像のアスペクト比を変換することができ、しかも、第１
の遅延手段における遅延期間を設定することによって、
サイドカットモードにおける原映像信号の読み出し開始
位置を設定することができるとともに、第２の遅延手段
における遅延期間を設定することによって、サイドパネ
ルモードにおける変換後の映像信号の表示開始位置を設
定することができる。

【００１７】

【発明の実施の形態】図１は周辺回路を含めた本発明の
全体構成を示す図である。図１において、１は本発明に
係る走査線変換回路、２は入力されたアナログ映像信号
をディジタル映像信号に変換するＡ／Ｄ変換回路、３は
走査線変換回路１によって走査線数が変換されたディジ
タル映像信号をアナログ映像信号に変換するＤ／Ａ変換
回路である。走査線変換回路１には、走査線数の変換比
率がｘ：ｙのときｘ、ｙが設定値として入力され、さら
に内部で動作するラインメモリの個数Ｎが設定値として
入力される。

【００１８】また４は同期再生クロック生成回路であ
り、入力側（入力される原映像信号）のサンプリングク
ロックおよび水平同期信号ＷＣＫ，ＷＨＤ、出力側（変
換後の映像信号）のサンプリングクロックおよび水平同
期信号ＲＣＫ，ＲＨＤ、および入力側および出力側共通
の垂直同期信号ＶＤを生成する。

【００１９】入力側のクロックおよび水平同期信号ＷＣ
Ｋ，ＷＨＤと出力側のクロックおよび水平同期信号ＲＣ
Ｋ，ＲＨＤとは独立に設定可能であるが、走査線数の変
換比率がｘ：ｙのとき、入力側の水平同期周波数と出力
側の水平同期周波数との比がｘ：ｙになるので、一般に
次のような関係が成り立つ。 ｆWCK ：ｆRCK ＝ｆWHD ：ｆRHD ＝ｘ：ｙ …（１） ここで、ｆA は信号Ａの周波数を示す。

【００２０】（第１の実施形態）以下に、本発明の第１
の実施形態について、図２〜図１３および表１を参照し
て説明する。

【００２１】図２は本発明の第１の実施形態に係る走査
線変換回路の構成を示すブロック図である。図２におい
て、１１は原映像信号を入力する入力端子、１２〜１４
は入力端子１１と接続されており、入力端子１１に入力
された原映像信号の１水平走査線の映像信号を記憶し、
かつ、書込みと読出しとが独立非同期に制御できる第１
〜第３のラインメモリ、１５は第１〜第３のラインメモ
リ１２〜１４の書込みを制御する書込制御信号ＷＥ１〜
ＷＥ３を生成する書込制御信号生成回路、１６，１７は
第１〜第３のラインメモリ１２〜１４の出力信号のうち
変換後の走査線信号を生成するために必要な走査線信号
をそれぞれ１ライン分ずつ選択する第１および第２の選
択回路、１８，１９はそれぞれ第１および第２の選択回
路１６，１７の出力信号を入力とし、変換後の走査線の
位置に対応した重みづけを行う第１および第２の係数
器、２０は第１および第２の係数器１８，１９の出力信
号を加算する加算器、２１は加算器２０の出力が変換後
の走査線信号として出力される出力端子である。

【００２２】また３０は制御信号生成回路であり、第１
および第２の係数器１８，１９が行う重みづけの重みを
制御する係数制御信号Ｋを生成する係数制御回路３１、
第１および第２の選択回路１６，１７を制御するライン
選択信号ＬＳＥＬを生成するライン選択制御回路３２、
および係数制御信号Ｋを第１および第２の係数器１８，
１９への係数指示信号ｋに変換する除算回路３３を備え
ている。除算回路３３は、走査線の変換比率がｘ：ｙの
とき、係数制御回路３１により生成された係数制御信号
Ｋをｙで除したものを係数指示信号ｋとして出力する。
第１および第２の係数器１８，１９は係数指示信号ｋに
基づいて、入力信号にそれぞれ補間係数として１−ｋ，
ｋ（０≦ｋ≦１）を乗じる。

【００２３】また、原映像信号のサンプリングクロック
ＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、ラインメ
モリ１２〜１４内部の書込みアドレスカウンタの駆動ク
ロックおよびリセット信号として用いられ、同様に変換
後の映像信号のサンプリングクロックＲＣＫおよび水平
同期信号ＲＨＤはそれぞれ、ラインメモリ１２〜１４内
部の読出しアドレスカウンタの駆動クロックおよびリセ
ット信号として用いられる。

【００２４】第１〜第３のラインメモリ１２〜１４、書
込制御信号生成回路１５、第１および第２の選択回路１
６，１７およびライン選択制御回路３２によって走査線
選択出力手段が構成されており、第１および第２の係数
器１８，１９、加算器２０、係数制御回路３１および除
算回路３３によって走査線補間手段が構成されている。
また、係数制御回路３１および除算回路３３によって補
間係数生成手段が構成され、書込制御信号生成回路１５
によって書き込み制御手段が構成され、第１および第２
の選択回路１６，１７によって選択手段が構成され、ラ
イン選択制御回路３２によって選択制御手段が構成され
ている。

【００２５】以上のように構成された第１の実施形態に
係る走査線変換回路の動作について説明する。ここでは
まず第１に、走査線数の変換の例として、ＮＴＳＣ信号
をＨＤＴＶ信号に変換する場合すなわち走査線数変換比
率が７：１５（＝５２５：１１２５）の場合について、
本実施形態に係る走査線変換回路の動作を図３〜図５を
参照して説明する。

【００２６】図３は７：１５の比率で走査線数を変換す
る場合の走査線配置および補間係数を示す図である。図
３に示す走査線の補間方式は、原映像信号のうちの２本
の走査線を用いる直線補間である。図３に示すように、
例えば、変換後の１番目の走査線は変換前の１番目の走
査線に係数として１５／１５を乗じて生成され、変換後
の２番目の走査線は変換前の１番目の走査線に係数とし
て８／１５を乗じたものと変換前の２番目の走査線に係
数として７／１５を乗じたものとを加算して生成され
る。なお、図３中の使用ラインとは、各変換後の走査線
信号を生成するために用いられる変換前の走査線信号の
番号のことである。

【００２７】図２に示す本実施形態に係る走査線変換回
路において、入力端子１１には走査線変換前の原映像信
号が入力され、この原映像信号は第１〜第３のラインメ
モリ１２〜１４に一様に供給される。第１〜第３のライ
ンメモリ１２〜１４には信号の書込みを制御する書込制
御信号ＷＥ１，ＷＥ２，ＷＥ３がそれぞれ供給されてお
り、原映像信号は、書込制御信号ＷＥ１，ＷＥ２，ＷＥ
３による制御に従って、走査線毎に、第１〜第３のライ
ンメモリ１２〜１４のいずれか１つに順に書き込まれ
る。

【００２８】図４（ａ）〜（ｃ）はそれぞれ第１〜第３
のラインメモリ（ＬＭ）１２〜１４内部の書込みアドレ
スおよび読出しアドレスの変化を示す図である。図４に
おいて、実線は書込みアドレス、破線は読出しアドレス
を示しており、書込みアドレスを示す実線に付された数
字は各ラインメモリに書き込まれる走査線信号の番号を
示している。またここでは、書込制御信号ＷＥ１，ＷＥ
２，ＷＥ３は“Ｈ”のとき第１〜第３のラインメモリ１
２〜１４の書き込み動作を許可する一方、“Ｌ”のとき
第１〜第３のラインメモリ１２〜１４の書き込み動作を
禁止するものとする。

【００２９】図４（ａ）に示すように、第１のラインメ
モリ１２には書込制御信号ＷＥ１の制御によって原映像
信号の１，４，７，・・・，（３ｎ＋１）番目（ｎは整
数）の走査線信号のみが書き込まれる。同様に、図４
（ｂ），（ｃ）に示すように、第２のラインメモリ１３
には書込制御信号ＷＥ２の制御によって原映像信号の
２，５，８，・・・，（３ｎ＋２）番目（ｎは整数）の
走査線信号のみが、第３のラインメモリ１４には書込制
御信号ＷＥ３の制御によって原映像信号の３，６，９，
・・・，３ｎ番目（ｎは整数）の走査線信号のみがそれ
ぞれ書き込まれる。一方、第１〜第３のラインメモリ１
２〜１４に記憶された走査線信号の読み出しは、各ライ
ンメモリ１２〜１４から連続にかつ同一タイミングで、
書き込み動作の周期に対して７／１５の周期で行われ
る。

【００３０】このような動作によって第１〜第３のライ
ンメモリ１２〜１４からそれぞれ読み出される走査線信
号の番号は、図５（ａ）〜（ｃ）に示すようになる。図
５において、「ＮＧ」と示した箇所は、読み出し動作の
途中で読出しアドレスが書込みアドレスを追い越すため
に、この読み出し動作において同一番号の走査線信号を
読み出すことができない場合を示しており、この場合は
読み出された信号は走査線信号としては適当でなく、無
効なものになる。

【００３１】第１〜第３のラインメモリ１２〜１４の出
力信号は図２に示すように第１および第２の選択回路１
６，１７の双方に入力される。図２において、第１〜第
３のラインメモリ１２〜１４と第１および第２の選択回
路１６，１７とを結ぶ信号線にそれぞれ付されたカッコ
書きの数字は、当該信号線が選択されるときのライン選
択信号ＬＳＥＬの値を示している。すなわち、第１の選
択回路１６はライン選択信号ＬＳＥＬが（０）のときは
第１のラインメモリ１２を、（１）のときは第２のライ
ンメモリ１３を、（２）のときは第３のラインメモリ１
４を選択する一方、第２の選択回路１７はライン選択信
号ＬＳＥＬが（０）のときは第２のラインメモリ１３
を、（１）のときは第３のラインメモリ１４を、（２）
のときは第１のラインメモリ１２を選択する。

【００３２】図５（ｄ）は制御信号生成回路３０から生
成出力されるライン選択信号ＬＳＥＬの変化を示してい
る。図５（ｄ）に示すライン選択信号ＬＳＥＬに従っ
て、図５（ａ）〜（ｃ）に示す第１〜第３のラインメモ
リ１２〜１４の出力信号のうちハッチを付したものが、
第１および第２の選択回路１６，１７によって選択され
る。この結果、第１および第２の選択回路１６，１７か
ら出力される走査線信号は図５（ｅ），（ｆ）に示すよ
うになり、これは、図３に示した使用ラインすなわち変
換後の走査線信号を生成するために用いられる原映像信
号の走査線信号の番号と一致する。

【００３３】第１および第２の選択回路１６，１７の出
力信号は第１および第２の係数器１８，１９にそれぞれ
入力される。係数制御信号Ｋ（＝１５×係数指示信号
ｋ）は、図３に示すような係数に基づいて第１および第
２の係数器１８，１９を動作させるために、図５（ｇ）
に示すような値をとる。第１および第２の係数器１８，
１９は係数指示信号ｋによって利得がそれぞれ（１−
ｋ），ｋ（ｋは図３に示すように走査線毎に変化する）
に制御され、第１および第２の係数器１８，１９それぞ
れの出力信号が加算器２０によって加算されて、変換後
の走査線信号として出力端子２１から出力される。

【００３４】以上説明したように、図２の構成を用いて
変換比率７：１５の走査線数変換を実現することができ
る。

【００３５】次に、走査線数の他の変換例として、適当
なダウンコンバートの場合例えば走査線数変換比率が１
９：１６の場合について、図２に示す本実施形態に係る
走査線変換回路の動作を図６〜図１０を参照して説明す
る。

【００３６】図６は１９：１６の比率で走査線数を変換
する場合の走査線配置および補間係数を示す図である。
図６に示す走査線の補間方式は、図３に示したものと同
様に、原映像信号のうちの２本の走査線信号を用いる直
線補間であり、図６における用語や値の意味は図３と同
様である。また図７、図８は１９：１６の比率で走査線
数を変換する場合の第１〜第３のラインメモリ（ＬＭ）
１２〜１４内部の書込みアドレスおよび読出しアドレス
の変化を示す図であり、図９、図１０は１９：１６の比
率で走査線数を変換する場合の本実施形態に係る走査線
変換回路の動作を示すタイミングチャートである。図７
と図８、図９と図１０はそれぞれ時間的に連続したもの
である。図中に示されている値やグラフの意味はすべて
前述の変換例の場合と同様である。

【００３７】図７、図８に示すように、原映像信号が走
査線毎に第１〜第３のラインメモリ１２〜１４のいずれ
か１つに順に書き込まれる点は、前述の変換例と同様で
ある。前述の変換例と異なるのは、走査線数の変換比率
が１９：１６であるため、書込み動作の周期に対して１
９／１６の周期で信号の読出しが行われる点である。す
なわち、読み出しアドレスのインクリメントの速度は書
き込みアドレスのインクリメントの速度よりも遅い。し
たがって、第１〜第３のラインメモリ１２〜１４の出力
信号が走査線信号として適当でなく、無効なものになる
のは、読み出し動作の途中で読出しアドレスが書込みア
ドレスに追い越された場合である。

【００３８】図９、図１０の（ａ）〜（ｃ）に示すよう
な第１〜第３のラインメモリ１２〜１４の出力信号に対
して、ライン選択信号ＬＳＥＬを図９、図１０の（ｄ）
に示すように制御すれば、第１および第２の選択回路１
６，１７から出力される走査線信号は図９、図１０の
（ｅ），（ｆ）に示すようになり、これは、図６に示し
た使用ラインすなわち変換後の走査線を生成するために
用いられる原映像信号の走査線の番号と一致する。

【００３９】第１および第２の選択回路１６，１７の出
力信号は第１および第２の係数器１８，１９にそれぞれ
入力され、第１および第２の係数器１８，１９は図９、
図１０の（ｇ）に示すような係数制御信号Ｋによって利
得がそれぞれ（１−ｋ），ｋ（ｋは図６に示すように走
査線毎に変化する）に制御され、それぞれの出力信号が
加算器２０によって加算されて、変換後の走査線信号と
して出力端子２１から出力される。

【００４０】以上説明したように、図２の構成を用いれ
ば、変換比率１９：１６等の適当なダウンコンバートに
おいても問題なく走査線数変換を実現することができ
る。さらに、他の変換比率についても同様に走査線数変
換を行うことができる。

【００４１】本実施形態の特徴の１つは、任意の変換比
率の走査線数変換を実現可能にするために、制御信号生
成回路３０が、設定された変換比率に基づいた係数制御
信号Ｋおよびライン選択信号ＬＳＥＬを生成可能に構成
されていることである。

【００４２】表１は、すでに説明した２つの変換比率に
ついて、変換後の走査線番号ＬＮとライン選択信号ＬＳ
ＥＬおよび係数制御信号Ｋとの関係についてまとめた表
である。ただし、表１において、便宜上、変換後の走査
線番号ＬＮは“０”から始めている。

【００４３】

【表１】

【００４４】表１に示すような関係から、発明者は、係
数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比
率ｘ：ｙおよびラインメモリの個数Ｎとの間に、次のよ
うな関係があることを見いだした。 Ｋ＝（ＬＮ・ｘ）％ｙ …（２） ＬＳＥＬ＝（ＬＮ・ｘ／ｙ）％Ｎ …（３） ここで・は乗算を、／は除算を、％は剰余計算を示して
いる。

【００４５】前記のような関係から、任意に設定された
変換比率に基づいて係数制御信号Ｋを生成可能な係数制
御回路３１、および任意に設定された変換比率に基づい
てライン選択信号ＬＳＥＬを生成可能なライン選択制御
回路３２を、簡易に構成することができる。ここでは、
メモリやＣＰＵ等を用いることなく、ハードウェアのロ
ジック回路のみを用いて構成した係数制御回路３１およ
びライン選択制御回路３２の構成例について説明する。

【００４６】図１１は前記のような関係に基づいて構成
した本実施形態に係る係数制御回路３１およびライン選
択制御回路３２の構成を示すブロック図である。図１１
に示す係数制御回路３１およびライン選択制御回路３２
は、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任意の自然
数）であり、ラインメモリがＮ個である場合に、ライン
選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力するも
のである。

【００４７】図１１において、４１，５２，５３は加算
器、４２，４３，４７，４８，５０，５４，５５，５９
は選択器、４４，４９，５１はＤフリップフロップ、４
５，５７は比較器、４６，５８は減算器である。比較器
４５，５７は＋側の入力値が−側の入力値以上のとき
“１”を出力し、このとき以外は“０”を出力する。Ｄ
フリップフロップ４４，４９，５１，５６は変換後の映
像信号のサンプリングクロックＲＣＫによって駆動され
る。加算器４１、選択器４２，４３およびＤフリップフ
ロップ４４によって第１の計数部３４が構成され、比較
器４５、減算器４６および選択器４７によって第１の剰
余計算部３５が構成され、選択器５０、Ｄフリップフロ
ップ５１および加算器５２によって第２の計数部３６が
構成され、加算器５３、選択器５４，５５，５９、Ｄフ
リップフロップ５６、比較器５７および減算器５８によ
って第２の剰余計算部３７が構成されている。

【００４８】図１１では、係数制御回路３１とライン選
択制御回路３２とは構成が一部共通している。すなわ
ち、係数制御回路３１およびライン選択制御回路３２
は、第１の計数部３４および第１の剰余計算部３５を共
有している。第１の計数部３４の計数値すなわちＤフリ
ップフロップ４４の出力信号Ｓ１は第１の剰余計算部３
５を経て帰還され（信号Ｓ２）、加算器４１によって
“ｘ”が（走査線数変換比率が７：１５の場合は“７”
が）加算される。選択器４２は垂直同期信号ＶＤに従
い、計数値を“０”にリセットするものであり、選択器
４３は変換後の映像信号の水平同期信号ＲＨＤによって
計数を歩進する。また、第１の剰余計算部３５におい
て、比較器４５はＤフリップフロップ４４の出力信号Ｓ
１とｙ（走査線数変換比率が７：１５の場合は“１
５”）とを比較し、減算器４６は信号Ｓ１からｙを減
じ、選択器４７は比較器４５の比較結果（信号Ｓ３）に
従い信号Ｓ１または減算器４６の出力信号のいずれかを
選択する。

【００４９】係数制御回路３１は第１の計数部３４およ
び第１の剰余計算部３５以外に、出力側の水平同期信号
ＲＨＤが数クロック遅延した信号ＲＨＤＤに従って選択
動作を行う選択器４８およびＤフリップフロップを備え
ている。またライン選択制御回路３２は第１の計数部３
４および第１の剰余計算部３５以外に、比較器４５の出
力信号Ｓ３を計数する第２の計数部３６と、第２の剰余
計算部３７を備えている。

【００５０】図１１に示す係数制御回路３１およびライ
ン選択制御回路３２の動作を、走査線数の変換比率ｘ：
ｙ＝７：１５、変換に使用するラインメモリの個数Ｎ＝
３として、図１２、図１３のタイミングチャートを用い
て説明する。図１２，図１３は時間的に連続しているも
のである。

【００５１】図１２、図１３に示すように、第１の計数
部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが
“Ｌ”になると“０”にリセットされ、その後、水平同
期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲー
トが開くことによって、ｘすなわち“７”毎にカウント
アップされる。カウントアップが進み、ｙすなわち“１
５”以上になったとき、比較器４５の出力信号Ｓ３が
“Ｈ”になり、選択器４７は計数値Ｓ１から“１５”を
減算した値を信号Ｓ２として出力する。この減算は、選
択器４７から出力された信号Ｓ２が選択器４３，Ｄフリ
ップフロップ４４を経て伝達されることによって、信号
Ｓ１の値が“１５”を下回るまで、再帰的に行われる。
したがって、選択器４７の出力信号Ｓ２は第１の計数部
３４の計数値Ｓ１を“１５”で除した剰余の値をもつこ
とになる。信号Ｓ２は信号ＲＨＤよりも数クロック遅れ
た信号ＲＨＤＤのタイミングで、選択器４８によって新
たにサンプリングし直される。このサンプリングは、信
号Ｓ２は再帰的な減算によって生成されるため、その変
化の直後において過渡的な値になる場合があるので、過
渡的な値になる時を時間的に避けるために行う。したが
って、係数制御回路３１からは安定した係数制御信号Ｋ
が出力される。

【００５２】第２の計数部３６は第１の計数部３４の計
数値Ｓ１が“１５”に達した回数、すなわち、第１の剰
余計算部３５において信号Ｓ１から“１５”を再帰的に
減算した回数を計数する。この計数は比較器４５の出力
信号Ｓ３が“Ｈ”になった回数を計数することによって
行われるが、水平同期信号ＲＨＤによって計数動作にリ
セットがかかるため、１走査線前の出力信号を加算器５
３によって加算する構成になっている。第２の剰余計算
部３７では、第１の剰余計算部３５と同様に、信号Ｓ５
がＮすなわち“３”以上になったとき“３”を減算する
ことによって剰余計算を行い、ライン選択制御回路３２
は第２の剰余計算部３７の剰余計算結果をライン選択信
号ＬＳＥＬとして出力する。なお、第２の剰余計算部３
７は１水平走査期間において“３”を１回のみ減算する
構成となっているが、第１の剰余計算部３５と同様に、
再帰的に減算を行う構成にしてもよい。

【００５３】このような動作の結果、図１２、図１３に
示すように、係数制御信号Ｋおよびライン選択信号ＬＳ
ＥＬとして、表１における変換比率７：１５の場合にお
ける信号を生成することができる。

【００５４】以上説明したように、図１１のような構成
を用いれば、ＲＡＭやＲＯＭ等の記憶素子を用いなくて
も、任意の走査線数変換比率ｘ，ｙに応じた係数制御信
号Ｋおよびライン選択信号ＬＳＥＬを生成することがで
きる。

【００５５】（第２の実施形態）次に、本発明の第２の
実施形態について、図１４〜図２１および表２、表３を
参照して説明する。本実施形態は、走査線数の変換と共
に走査形式の変換を行うものである。ここで、走査形式
の変換とは、インターレース走査形式から順次走査形式
への変換、および順次走査形式からインターレース走査
形式への変換のことをいう。

【００５６】まず、インターレース走査形式から順次走
査形式への変換について説明する。図１４はインターレ
ース走査形式の原映像信号を順次走査形式の映像信号に
変換し、かつ、３：４の比率で走査線数を変換する場合
の走査線配置および補間係数を示す図である。図１４に
示すように、変換後の走査線の重心位置を入力フィール
ドによらず一定にすることによって、インターレース形
式の原映像信号を順次形式の映像信号に変換する。

【００５７】表２は、図１４に示す変換例について、入
力される原映像信号のフィールドが奇フィールドと偶フ
ィールドのそれぞれの場合における、変換後の走査線番
号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋ
との関係についてまとめた表である。ただし、表２にお
いて、便宜上、変換後の走査線番号ＬＮは“０”から始
めている。

【００５８】

【表２】

【００５９】表２に示すような関係から、発明者は、係
数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比
率ｘ：ｙおよびラインメモリの個数Ｎとには、次のよう
な関係があることを見いだした。 Ｋ＝（ＬＮ・ｘ＋ｚ）％ｙ …（４） ＬＳＥＬ＝（（ＬＮ・ｘ＋ｚ）／ｙ）％Ｎ …（５） ここで・は乗算を、／は除算を、％は剰余計算を示して
いる。またｚは原映像信号のフィールドによって異な
る、係数のオフセット値である。

【００６０】図１４に示す変換例の場合、係数のオフセ
ット設定値ｚは奇フィールド入力時にはｚ＝２とし、偶
フィールド入力時にはｚ＝０とすることによって、表２
に示すような係数制御信号Ｋおよびライン選択信号を生
成することができる。これにより、変換比率３：４の走
査線数変換と同時に、入力フィールドによらず重心位置
を一定にしてインターレース走査を順次走査に変換する
ことができる。インターレース走査形式を順次走査に変
換する場合、奇フィールド入力時の係数オフセット値を
ｚ０とし、偶フィールド入力時の係数オフセット値をｚ
１とすると、一般に、 ｚ０−ｚ１＝ｙ／２ …（６） なる関係がある。

【００６１】図１５〜図１７は本実施形態に係る走査線
変換回路が図１４に示す変換例を実現する場合の動作を
示すタイミングチャートである。図１５は第１の実施形
態の説明における図４と同様に、ラインメモリ（ＬＭ）
１２〜１４内部の書込みアドレスおよび読出しアドレス
の変化を示す図であり、図１６は奇フィールド入力のと
きの動作を、図１７は偶フィールド入力のときの動作を
示す図である。図１６、図１７は第１の実施形態の説明
における図５と同様に、各ラインメモリ１２〜１４の出
力、ライン選択信号ＬＳＥＬ、選択回路１６，１７の出
力および係数制御信号Ｋの時間変化を示している。

【００６２】一方、順次走査形式からインターレース走
査形式への変換も、同様に行うことができる。図１８は
順次走査形式の原映像信号をインターレース形式の映像
信号に変換し、かつ、２：３の比率で走査線数を変換す
る場合の走査線配置および補間係数を示す図である。図
１８に示すように、変換後の走査線の重心位置を出力フ
ィールドによって変化させ、奇フィールドと偶フィール
ドとにおいて走査線がインターレース関係になるように
変換することによって、順次形式の原映像信号をインタ
ーレース形式の映像信号に変換する。

【００６３】表３は、図１８に示す変換例について、変
換後の映像信号のフィールドが奇フィールドと偶フィー
ルドのそれぞれの場合における、変換後の走査線番号Ｌ
Ｎとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの
関係についてまとめた表である。ただし、表２におい
て、便宜上、変換後の走査線番号ＬＮは“０”から始め
ている。

【００６４】

【表３】

【００６５】表３に示すような関係から、発明者は、順
次走査形式からインターレース走査形式への変換の場合
にも、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと
変換比率ｘ：ｙおよびラインメモリの個数Ｎとの関係
は、式（４）、（５）で表すことができることを見いだ
した。

【００６６】図１８に示す変換例の場合、係数のオフセ
ット設定値ｚは奇フィールド出力時にはｚ＝０とし、偶
フィールド出力時にはｚ＝１とすることによって、表３
に示すような係数制御信号Ｋおよびライン選択信号を生
成することができる。これにより、変換比率２：３の走
査線数変換と同時に、順次走査形式からインターレース
走査形式への変換を行うことができる。順次走査形式を
インターレース走査形式に変換する場合、奇フィールド
出力時の係数オフセット値をｚ０とし、偶フィールド出
力時の係数オフセット値をｚ１とすると、一般に、 ｚ１−ｚ０＝ｘ／２ …（７） なる関係がある。

【００６７】図１９は前記のような関係に基づいて構成
した本実施形態に係る係数制御回路３１Ａおよびライン
選択制御回路３２Ａの構成を示すブロック図である。図
１９に示す係数制御回路３１Ａおよびライン選択制御回
路３２Ａは、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任
意の自然数）であり、ラインメモリがＮ個である場合
に、走査線数変換と同時に走査形式を変換するためのラ
イン選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力す
るものである。具体的には、奇フィールド入力（または
出力）時のオフセット値ｚ０および偶フィールド入力
（または出力）時のオフセット値ｚ１を予め設定してお
き、フィールドに応じてｚ０またはｚ１のいずれかを係
数のオフセット値ｚとして出力する。

【００６８】図１９において、６１はフィールドインデ
ックスパルスＦＩに従って、原映像信号または変換後の
映像信号が奇フィールドのときは設定値ｚ０を、偶フィ
ールドのときは設定値ｚ１をオフセット設定値ｚとして
選択する選択器である。選択器６１以外の構成は図１１
に示す係数制御回路３１およびライン選択制御回路３２
と同様であり、図１１と共通の符号を付している。係数
制御回路３１Ａおよびライン選択制御回路３２Ａは、第
１の計数部３４および第１の剰余計算部３５に加えて選
択器６１も共有している。なお、第１の計数部３４は選
択器６１から出力されたオフセット値ｚを計数のリセッ
ト値として入力し、オフセット値ｚに変換後の走査線番
号ＬＮのｘ倍を加算する。

【００６９】選択器６１はフィールドインデックスパル
スＦＩに従い、原映像信号または変換後の映像信号が奇
フィールドのときはｚ０を、偶フィールドのときはｚ１
を、オフセット値ｚとして第１の計数部３４に入力す
る。第１の計数部３４はオフセット値ｚをリセット値と
して計数動作を行う。すなわち、原映像信号または変換
後の映像信号が奇フィールドのときは、ｚ０をリセット
値とする一方、原映像信号または変換後の映像信号が偶
フィールドのときは、ｚ１をリセット値として計数動作
を行う。

【００７０】図１９に示す係数制御回路３１Ａおよびラ
イン選択制御回路３２Ａの動作を説明する。図２０、図
２１は走査線数変換とともにインターレース走査形式を
順次走査形式に変換する場合であって、走査線数の変換
比率ｘ：ｙ＝３：４，係数オフセット値ｚ０＝２，ｚ１
＝０、変換に使用するラインメモリの個数Ｎ＝３とした
場合の、図１９に示す係数制御回路３１Ａおよびライン
選択制御回路３２Ａの動作を示すタイミングチャートで
ある。図２０，２１は時間軸が連続しており、原映像信
号が奇フィールドのとき、すなわち係数オフセット値ｚ
０＝２のときの動作を示している。偶フィールドのとき
は係数オフセット値ｚ１＝０であるため、第１の実施形
態と同様の動作になるので、ここでは説明を省略する。

【００７１】図２０、図２１に示すように、第１の計数
部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが
“Ｌ”になると“２”にリセットされ、その後、水平同
期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲー
トが開くことによって、ｘすなわち“３”毎にカウント
アップされる。カウントアップが進み、ｙすなわち
“４”以上になったとき、比較器４５の出力信号Ｓ３が
“Ｈ”になり、選択器４７は計数値Ｓ１から“４”を減
算した値を信号Ｓ２として出力する。この減算は、選択
器４７から出力された信号Ｓ２が選択器４３、Ｄフリッ
プフロップ４４を経て伝達されることによって、信号Ｓ
１の値が“４”を下回るまで、再帰的に行われる。した
がって、選択器４７の出力信号Ｓ２は第１の計数部３４
の計数値Ｓ１を“４”で除した剰余の値をもつことにな
る。信号Ｓ２は信号ＲＨＤよりも数クロック遅れた信号
ＲＨＤＤのタイミングで、選択器４８によって新たにサ
ンプリングし直される。このサンプリングは、信号Ｓ２
は再帰的な減算によって生成されるため、その変化の直
後において過渡的な値になる場合があるので、その部分
を除外するために行う。したがって、係数制御回路３１
Ａからは安定した係数制御信号Ｋが出力される。

【００７２】第２の計数部３６は第１の計数部３４の計
数値Ｓ１が“４”に達した回数、すなわち、第１の剰余
計算部３５において信号Ｓ１から“４”を再帰的に減算
した回数を計数する。この計数は比較器４５の出力信号
Ｓ３が“Ｈ”になった回数を計数することによって行わ
れるが、水平同期信号ＲＨＤによって計数動作にリセッ
トがかかるため、１走査線前の出力信号を加算器５３に
よって加算する構成になっている。第２の剰余計算部３
７では、第１の剰余計算部３５と同様に、信号Ｓ５がＮ
すなわち“３”以上になったとき“３”を減算すること
によって剰余計算を行い、ライン選択制御回路３２Ａは
第２の剰余計算部３７の剰余計算結果をライン選択信号
ＬＳＥＬとして出力する。なお、第２の剰余計算部３７
は１水平走査期間において“３”を１回のみ減算する構
成となっているが、第１の剰余計算部３５と同様に、再
帰的に減算を行う構成にしてもよい。

【００７３】このような動作の結果、図２０、図２１に
示すように、計数制御信号Ｋおよびライン選択信号ＬＳ
ＥＬとして、表２における奇フィールドのときの信号を
生成することができる。

【００７４】以上説明したように、図１９の構成を用い
れば、ＲＡＭやＲＯＭ等の記憶素子を用いずに、任意の
変換比率ｘ，ｙに対応した走査線数変換とともに走査形
式変換を行うための係数制御信号Ｋおよびライン選択信
号ＬＳＥＬを生成することができる。

【００７５】（第３の実施形態）以下に、本発明の第３
の実施形態について、図２２〜図２７を参照して説明す
る。本発明の第３の実施形態は、走査線数の変換ととも
に画像のアスペクト比を変換するものである。

【００７６】図２２は走査線数変換された映像信号を表
示パネルに表示するときの表示モードを示す図である。
図２２（ａ）に示すように、表示パネル全体に映像信号
をフィットさせて映像を表示するフルモードの場合は、
入力側と出力側とのサンプリングクロックおよび水平同
期信号の関係は、前述のように、走査線数の変換比率が
ｘ：ｙのとき、一般に次のようになる。 ｆWCK ：ｆRCK ＝ｆWHD ：ｆRHD ＝ｘ：ｙ …（１） ここで、ｆA は信号Ａの周波数を示す。

【００７７】一方、アスペクト比を変換する場合におい
て、図２２（ｂ）に示すような、出力パネルにサイドパ
ネルをつけて表示するノーマルモード（サイドパネルモ
ード）の場合は、フルモードの場合よりも出力側のクロ
ック周波数が高くなり、具体的には、画素数比をｐ：ｑ
とすると、入力側と出力側とのサンプリングクロックお
よび水平同期信号の関係は次のようになる。 ｆWCK ：ｆRCK ＝ｆWHD ・ｐ：ｆRHD ・ｑ＝ｘ・ｐ：ｙ・ｑ …（８）

【００７８】また、図２２（ｃ）に示すような、ズーム
モード（サイドカットモード）の場合は、フルモードの
場合よりも出力側のクロック周波数が低くなり、具体的
には、画素数比をｐ：ｒとすると、入力側と出力側との
サンプリングクロックおよび水平同期信号の関係は次の
ようになる。 ｆWCK ：ｆRCK ＝ｆWHD ・ｐ：ｆRHD ・ｒ＝ｘ・ｐ：ｙ・ｒ …（９）

【００７９】図２３は本発明の第３の実施形態に係る走
査線変換回路の構成を示すブロック図である。図２３に
おいて、６３は入力側の水平同期信号ＷＨＤを所定の期
間遅延させて信号ＷＨＤＯを生成し、書込制御信号生成
回路１５及び第１〜第３のラインメモリ１２〜１４に入
力側の水平同期信号ＷＨＤの代わりに供給する第１の遅
延手段としての第１の可変シフトレジスタであり、６４
は出力側の水平同期信号ＲＨＤを所定の期間遅延させて
信号ＲＨＤＯを生成し、制御信号生成回路３０及び第１
〜第３のラインメモリ１２〜１４に出力側の水平同期信
号ＲＨＤの代わりに供給する第２の遅延手段としての第
２の可変シフトレジスタである。第１および第２の可変
シフトレジスタ６３，６４以外は、図２に示す第１の実
施形態に係る走査線変換回路と同様の構成からなり、図
２３において、図２と共通の符号を付している。信号Ｗ
ＨＤＯは各ラインメモリ１２〜１４内部の書込みアドレ
スカウンタのリセット信号として用いられ、信号ＲＨＤ
Ｏは各ラインメモリ１２〜１４内部の読出しアドレスカ
ウンタのリセット信号として用いられる。

【００８０】以上のように構成された第３の実施形態に
係る走査線変換回路の動作について説明する。ここで
は、走査線数変換と同時に映像信号の圧縮・伸長により
アスペクト比変換を行う場合の動作について説明する。

【００８１】図２４、図２５は変換比率３：４の走査線
数変換を行いながら、映像の中央部分を伸長して横長の
アスペクトを持つ映像信号に変換する場合（サイドカッ
トモード）の、本実施形態に係る走査線変換回路の動作
を示す図である。具体的には、図２４（ａ）に示すよう
な変換前の映像イメージを図２５（ｅ）に示すような変
換後の映像イメージに変換する。図２４と図２５とは時
間軸が共通しており、図２４は原映像信号を第１のライ
ンメモリ１２へ書き込むときの動作を示し、図２５は第
１のラインメモリ１２から変換後の映像信号を読み出す
ときの動作を示す。図２４（ｆ）と図２５（ａ）とは同
じ図であり、ともに第１のラインメモリ１２内部の書き
込みアドレスと読み出しアドレスの変化を示したもので
ある。実線は書き込みアドレスを、破線は読み出しアド
レスを示す。

【００８２】走査線数変換比がｘ：ｙであり、水平方向
の引き延ばしの比率がｐ：ｑであるとすると、ラインメ
モリの書き込みクロックＷＣＫと読み出しクロックＲＣ
Ｋの関係は、 ｆWCK ：ｆRCK ＝ ｘ・ｑ：ｙ・ｐ なる関係がある。いま、ｘ：ｙ＝３：４，ｐ：ｑ＝３：
４とすると、ｆWCK ：ｆRCK ＝１：１となり、書き込み
クロックと読み出しクロックとは周波数が同一になるの
で、図２４（ｆ），図２５（ａ）に示すように、ライン
メモリ内部の書き込みアドレスのインクリメントの速度
と読み出しアドレスのインクリメントの速度とは同一に
なる。

【００８３】図２４（ｂ）に示すような映像信号入力タ
イミングに対して、入力側の水平同期信号ＷＨＤは図２
４（ｃ）に示すようになる。第１のラインメモリ１２に
は、書き込みアドレスのリセット信号として、図２４
（ｄ）に示すような、入力側の水平同期信号ＷＨＤを第
１の可変シフトレジスタ６３により遅延させた信号ＷＨ
ＤＯが、信号ＷＨＤの代わりに供給される。書き込みア
ドレスのインクリメントは、リセットパルスとして信号
ＷＨＤＯのパルスが入力されたときに始まり、書き込み
アドレスが変換後の映像信号の１走査線あたりの画素数
に達したときに終わる。この結果、第１のラインメモリ
１２には図２４（ａ）の変換前映像イメージにおける点
線で挟まれた部分の映像が書き込まれることになる。

【００８４】一方、図２５（ｄ）に示すような映像信号
出力タイミングに対して、出力側の水平同期信号ＲＨＤ
は図２５（ｃ）に示すようになる。第１のラインメモリ
１２には、読み出しアドレスのリセット信号として、出
力側の水平同期信号ＲＨＤを第２の可変シフトレジスタ
６４により遅延させた信号ＲＨＤＯが信号ＲＨＤの代わ
りに供給されるが、ここでは第２の可変シフトレジスタ
６４によって信号ＲＨＤを遅延させないものとしてお
り、信号ＲＨＤＯは図２５（ｃ）に示すようになる。読
み出しアドレスのインクリメントは、リセットパルスと
して信号ＲＨＤＯのパルスが入力されたときすなわち出
力側の水平同期信号ＲＨＤのパルスタイミングで始ま
り、読み出しアドレスのインクリメントに従って読み出
された映像信号は、図２５（ｅ）に示すように、水平方
向に引き延ばされた映像になる。

【００８５】図２６、２７は変換比率３：４の走査線数
変換を行いながら、映像を水平方向に圧縮して縦長のア
スペクトを持つ映像信号に変換する場合（サイドパネル
モード）の、本実施形態に係る走査線変換回路の動作を
示す図である。具体的には、図２６（ａ）に示すような
変換前の映像イメージを図２７（ｅ）に示すような変換
後の映像イメージに変換する。図２６と図２７とは時間
軸が共通しており、図２６は原映像信号を第１のライン
メモリ１２へ書き込むときの動作を示し、図２７は第１
のラインメモリ１２から変換後の映像信号を読み出すと
きの動作を示す。図２６（ｆ）と図２７（ａ）とは同じ
図であり、ともに第１のラインメモリ１２内部の書き込
みアドレスと読み出しアドレスの変化を示したものであ
る。実線は書き込みアドレスを、破線は読み出しアドレ
スを示す。

【００８６】いま、ｘ：ｙ＝３：４，ｐ：ｑ＝４：３と
すると、ｆWCK ：ｆRCK ＝９：１６となり、ラインメモ
リ内部の書き込みアドレスのインクリメントの速度およ
び読み出しアドレスのインクリメントの速度は図２６
（ｆ），図２７（ａ）に示すようになる。

【００８７】図２６（ｂ）に示すような映像信号入力タ
イミングに対して、入力側の水平同期信号ＷＨＤは図２
６（ｃ）に示すようになる。第１のラインメモリ１２に
は、書き込みアドレスのリセット信号として、入力側の
水平同期信号ＷＨＤを第１の可変シフトレジスタ６３に
より遅延させた信号ＷＨＤＯが信号ＷＨＤの代わりに供
給される。ここでは第１の可変シフトレジスタ６３によ
って信号ＷＨＤを遅延させないものとしており、信号Ｗ
ＨＤＯは図２６（ｄ）に示すようになる。書き込みアド
レスのインクリメントは、リセットパルスとして信号Ｗ
ＨＤＯのパルスが入力されたときすなわち入力側の水平
同期信号ＷＨＤのパルスタイミングで始まり、信号ＷＨ
ＤＯのパルスが新たに入力されるまで続く。ただし図２
６（ｆ）に示すように、書き込みアドレスは、第１のラ
インメモリ１２のワード数すなわち変換後の映像信号の
１走査線あたりの画素数に達する前にリセットされる。
すなわち、原映像信号の１走査線分の映像信号が、出力
映像信号の１走査線あたりの画素数よりも少ないワード
数で第１のラインメモリ１２に格納される。

【００８８】一方、図２７（ｄ）に示すような映像信号
出力タイミングに対して、出力側の水平同期信号ＲＨＤ
は図２７（ｃ）に示すようになる。第１のラインメモリ
１２には、読み出しアドレスのリセット信号として、図
２７（ｂ）に示すような、出力側の水平同期信号ＲＨＤ
を第２の可変シフトレジスタ６４により遅延させた信号
ＲＨＤＯが、信号ＲＨＤの代わりに供給される。読み出
しアドレスのインクリメントは、リセットパルスとして
信号ＲＨＤＯのパルスが入力されたときに始まり、読み
出しアドレスのインクリメントに従って読み出された映
像信号は、図２７（ｅ）に示すように、水平方向に圧縮
された映像になる。

【００８９】以上説明したように、図２４に示すような
本実施形態に係る走査線変換回路によると、走査線数変
換と同時に映像信号のアスペクト比変換を実現すること
ができる。また、第１の可変シフトレジスタ６３におけ
る遅延期間を設定することによって、サイドカットモー
ドにおける原映像信号の読み出し開始位置を設定するこ
とができるとともに、第２の可変シフトレジスタ６４に
おける遅延期間を設定することによって、サイドパネル
モードにおける変換後の映像信号の表示開始位置を設定
することができる。

【００９０】（第４の実施形態）次に、本発明の第４の
実施形態について、図２８〜図３０を用いて説明する。

【００９１】図２８は本発明の第４の実施形態に係る走
査線変換回路の構成を示すブロック図である。図２８に
おいて、７１は原映像信号を入力する入力端子、７２は
入力端子７１と接続されており、入力端子７１に入力さ
れた原映像信号を走査線毎に記憶し、かつ、書込みと読
出しとが独立非同期に制御可能な第１のラインメモリ、
７３は第１のラインメモリ７２に縦続接続され、かつ書
き込みの禁止制御が可能な第２のラインメモリ、７４は
第２のラインメモリ７３と縦続接続され、映像信号を単
に１走査線だけ遅延するラインメモリ、７５は第２のラ
インメモリ７３の書き込み動作を制御する書き込み制御
信号ＷＥａを生成する書込制御信号生成回路である。第
２および第３のラインメモリ７３，７４は第１のライン
メモリ７２の読み出し動作に同期して信号の書き込みお
よび読み出しを行う。

【００９２】７６，７７は第１〜第３のラインメモリ７
２〜７４の出力信号のうち変換後の走査線を生成するた
めに必要な走査線をそれぞれ１ライン分ずつ選択する第
１および第２の選択回路、７８，７９はそれぞれ第１お
よび第２の選択回路７６，７７の出力信号を入力とし、
変換後の走査線の位置に対応した重みづけを行う第１お
よび第２の係数器、８０は第１および第２の係数器７
８，７９の出力信号を加算する加算器、８１は加算器８
０の出力が変換後の走査線信号として出力される出力端
子である。

【００９３】また９０は制御信号生成回路であり、第１
および第２の係数器７８，７９が行う重みづけの重みを
制御する係数制御信号Ｋを生成する係数制御回路９１、
第１および第２の選択回路７６，７７を制御するライン
選択信号ＬＳＥＬを生成するライン選択制御回路９２、
および係数制御信号Ｋを第１および第２の係数器７８，
７９への係数指示信号ｋに変換する除算回路９３を備え
ている。除算回路９３は、走査線の変換比率がｘ：ｙの
とき、係数制御回路９１により生成された係数制御信号
Ｋをｙで除したものを係数指示信号ｋとして出力する。
第１および第２の係数器７８，７９は係数指示信号ｋに
基づいて、入力信号にそれぞれ補間係数として１−ｋ，
ｋ（０≦ｋ≦１）を乗じる。

【００９４】また、原映像信号のサンプリングクロック
ＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、第１のラ
インメモリ７２内部の書込みアドレスカウンタの駆動ク
ロックおよびリセット信号として用いられ、同様に変換
後の映像信号のサンプリングクロックＲＣＫおよび水平
同期信号ＲＨＤはそれぞれ、第１のラインメモリ７２内
部の読み出しアドレスカウンタの駆動クロックおよびリ
セット信号として用いられる。

【００９５】第１〜第３のラインメモリ７２〜７４、書
込制御信号生成回路７５、第１および第２の選択回路７
６，７７およびライン選択制御回路９２によって走査線
選択出力手段が構成されており、第１および第２の係数
器７８，７９、加算器８０、係数制御回路９１および除
算回路９３によって走査線補間手段が構成されている。
また、係数制御回路９１および除算回路９３によって補
間係数生成手段が構成され、書込制御信号生成回路７５
によって書き込み制御手段が構成され、第１および第２
の選択回路７６，７７によって選択手段が構成され、ラ
イン選択制御回路９２によって選択制御手段が構成され
ている。

【００９６】以上のように構成された第４の実施形態に
係る走査線変換回路の動作について説明する。ここで
は、走査線数の変換例として、第１の実施形態と同様
に、ＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわ
ち走査線数変換比率が７：１５（＝５２５：１１２５）
の場合について説明する。この場合の走査線配置と、使
用ラインおよび補間係数は図３に示すとおりである。

【００９７】図２９、図３０はＮＴＳＣ信号をＨＤＴＶ
信号に変換する場合すなわち走査線数変換比率が７：１
５（＝５２５：１１２５）の場合における、図２８に示
す本実施形態に係る走査線変換回路の動作を示すタイミ
ングチャートである。図２９および図３０は時間的に連
続するものである。

【００９８】図２９および図３０において（ａ）は第１
のラインメモリ７２内部の書き込みアドレスおよび読み
出しアドレスの変化を示しており、実線は書き込みアド
レス、破線は読み出しアドレスを示す。図２９および図
３０の（ａ）に示すように、第１のラインメモリ７２で
は書き込みおよび読み出しがともに連続して行われ、入
力端子７１に入力された原映像信号が図２９および図３
０の（ａ）において実線で示すように走査線毎に第１の
ラインメモリ７２に書き込まれる一方、図２９および図
３０の（ａ）において破線で示すように走査線毎に第１
のラインメモリ７２から映像信号が読み出される。書き
込みアドレス周期と読み出しアドレス周期との比は１
５：７である。

【００９９】このような動作によって第１のラインメモ
リ７２の出力信号は図２９および図３０の（ｂ）に示す
ようになる。図２９および図３０の（ｂ）において、
「ＮＧ」と示した箇所は、読出し動作の途中で読み出し
アドレスが書込みアドレスを追い越すために、この読み
出し動作において同一番号の走査線信号を読み出すこと
ができない場合を示しており、この場合は読み出された
信号は走査線信号としては適当でなく、無効なものにな
る。

【０１００】第１のラインメモリ７２の出力信号は第２
のラインメモリ７３および第１の選択回路７６に供給さ
れる。書込制御信号生成回路７５は、第１のラインメモ
リ７２の出力信号が無効な走査線信号であるとき、第２
のラインメモリ７３の書き込み動作を禁止する書込制御
信号ＷＥａ（図２９，図３０の（ｃ））を生成する。第
２のラインメモリ７３は、書込制御信号ＷＥａが“Ｌ”
のとき、内部の書込み側アドレスカウンタを止める等し
て書き込み動作を中断する。したがって、第２のライン
メモリ７３の出力信号は図２９，図３０（ｄ）に示すよ
うに、無効な走査線信号を含まないものになる。

【０１０１】第２のラインメモリ７３の出力信号は第３
のラインメモリ７４及び第１および第２の選択回路７
６，７７に供給される。第３のラインメモリ７４は、図
２９および図３０の（ｅ）に示すように、第２のライン
メモリ７３の出力信号を単純に１走査線だけ遅延して出
力する。第３のラインメモリ７４の出力信号は第２の選
択回路７７に供給される。

【０１０２】図２８において、第１〜第３のラインメモ
リ７２〜７４と第１および第２の選択回路７６，７７と
を結ぶ信号線にそれぞれ付されたカッコ書きの数字は、
当該信号線が選択されるときのライン選択信号ＬＳＥＬ
の値を示している。すなわち、第１の選択回路７６はラ
イン選択信号ＬＳＥＬが（０）（“Ｌ”）のときは第１
のラインメモリ７２を、（１）（“Ｈ”）のときは第２
のラインメモリ７３を選択する一方、第２の選択回路７
７はライン選択信号ＬＳＥＬが（０）のときは第２のラ
インメモリ７３を、（１）のときは第３のラインメモリ
７４を選択する。

【０１０３】図２９および図３０の（ｆ）は制御信号生
成回路９０から生成出力されるライン選択信号ＬＳＥＬ
の変化を示している。図２９、図３０の（ｆ）に示すラ
イン選択信号ＬＳＥＬに従って、図２９、図３０の
（ｂ），（ｄ），（ｅ）に示す第１〜第３のラインメモ
リ７２〜７４の出力信号のうちハッチを付したものが、
第１および第２の選択回路７６，７７によって選択され
る。この結果、第１および第２の選択回路７６，７７か
ら出力される走査線信号は図２９、図３０の（ｇ）、
（ｈ）に示すようになり、これは、図３に示した使用ラ
インすなわち変換後の走査線を生成するために用いられ
る原映像信号の走査線信号の番号と一致する。

【０１０４】第１および第２の選択回路７６，７７の出
力信号は第１および第２の係数器７８，７９にそれぞれ
入力される。係数制御信号Ｋ（＝１５×係数指示信号
ｋ）は、図３に示すような係数に基づいて第１および第
２の係数器７８，７９を動作させるために、図２９、図
３０の（ｉ）に示すような値をとる。第１および第２の
係数器７８，７９は係数指示信号ｋによって利得がそれ
ぞれ（１−ｋ），ｋ（ｋは図３に示すように走査線毎に
変化する）に制御され、第１および第２の係数器７８，
７９の出力信号が加算器８０によって加算されて、変換
後の走査線信号として出力端子８１から出力される。

【０１０５】以上説明したように、図２８の構成を用い
ても変換比率７：１５の走査線数変換を実現することが
できる。この場合のハードウェアの規模は、図２の構成
に比べて小さなものになる。

【０１０６】なお、第１〜第４の実施形態では３個のラ
インメモリを用いる構成を示したが、ラインメモリの個
数は３個以上のいくつであってもかまわない。第１〜第
３の実施形態に係る走査線変換回路の場合は、Ｎ個（Ｎ
は４以上の整数）のラインメモリを用いるとき、各実施
形態に示したものと同様に、原映像信号が走査線毎に各
ラインメモリに順に書き込まれる構成にすればよい。こ
のとき、各ラインメモリからみると原映像信号の走査線
信号がＮ本につき１本ずつ書き込まれるので、これに応
じてライン選択制御信号ＬＳＥＬを生成すればよい。ま
た、第４の実施形態に係る走査線変換回路の場合は、第
２のラインメモリ７３に第３のラインメモリとして複数
のラインメモリを縦続接続した構成とすればよい。

【０１０７】また、第１〜第４の実施形態において、２
個の係数器を用いる構成を示したが、係数器は１個でも
かまわない。例えば第１〜第３の実施形態において、選
択回路１６の出力信号をＡとし、選択回路１７の出力信
号をＢとすると、出力端子２１から出力される信号Ｃ
は、Ｃ＝（１−ｋ）×Ａ＋ｋ×Ｂ＝Ａ＋ｋ×（Ｂ−Ａ）
という関係になるので、（Ｂ−Ａ）を演算する減算器を
１つ加えることによって、係数器は１個であっても本発
明に係る走査線変換回路を構成することができる。

【０１０８】

【発明の効果】以上のように本発明によると、設定され
た変換比率に応じた補間係数を生成可能であるので、回
路の増加や変更を伴うことなく、様々な変換比率の走査
線数変換を行うことができる。また、信号入出力の速度
およびタイミングを任意に設定しても、変換後の走査線
信号の生成に必要となる走査線信号を確実に選択出力す
ることができる。したがって、様々な変換比率の走査線
数変換に柔軟に対応することができる。

【図面の簡単な説明】

【図１】周辺回路を含めた本発明の全体構成を示す図で
ある。

【図２】本発明の第１の実施形態に係る走査線変換回路
の構成を示すブロック図である。

【図３】変換比率７：１５で走査線数を変換する場合の
走査線配置および補間係数を示す図である。

【図４】（ａ）〜（ｃ）は変換比率７：１５で走査線数
を変換する場合における、第１の実施形態に係る走査線
変換回路の第１〜第３のラインメモリ１２〜１４内部の
書き込みアドレスおよび読み出しアドレスの変化を示す
図である。

【図５】（ａ）〜（ｇ）は第１の実施形態に係る走査線
変換回路の、変換比率７：１５で走査線数を変換する場
合の動作を示すタイミングチャートである。

【図６】変換比率１９：１６で走査線数を変換する場合
の走査線配置および補間係数を示す図である。

【図７】（ａ）〜（ｃ）は変換比率１９：１６で走査線
数を変換する場合における、第１の実施形態に係る走査
線変換回路の第１〜第３のラインメモリ１２〜１４内部
の書き込みアドレスおよび読み出しアドレスの変化を示
す図（その１）である。

【図８】（ａ）〜（ｃ）は変換比率１９：１６で走査線
数を変換する場合における、第１の実施形態に係る走査
線変換回路の第１〜第３のラインメモリ１２〜１４内部
の書き込みアドレスおよび読み出しアドレスの変化を示
す図（その２）である。

【図９】（ａ）〜（ｇ）は第１の実施形態に係る走査線
変換回路の、変換比率１９：１６で走査線数を変換する
場合の動作を示すタイミングチャート（その１）であ
る。

【図１０】（ａ）〜（ｇ）は第１の実施形態に係る走査
線変換回路の、変換比率１９：１６で走査線数を変換す
る場合の動作を示すタイミングチャート（その２）であ
る。

【図１１】本発明の第１の実施形態に係る係数制御回路
３１およびライン選択制御回路３２の構成を示すブロッ
ク図である。

【図１２】図１１に示す本発明の第１の実施形態に係る
係数制御回路３１およびライン選択制御回路３２の、変
換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の
場合の動作を示すタイミングチャート（その１）であ
る。

【図１３】図１１に示す本発明の第１の実施形態に係る
係数制御回路３１およびライン選択制御回路３２の、変
換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の
場合の動作を示すタイミングチャート（その２）であ
る。

【図１４】インターレース走査形式から順次走査形式に
変換し、かつ、変換比率３：４で走査線数を変換する場
合の走査線配置および補間係数を示す図である。

【図１５】（ａ）〜（ｃ）は映像信号をインターレース
走査形式から順次走査形式に変換し、かつ、変換比率
３：４で走査線数を変換する場合における、第２の実施
形態に係る走査線変換回路の第１〜第３のラインメモリ
１２〜１４内部の書き込みアドレスおよび読み出しアド
レスの変化を示す図である。

【図１６】（ａ）〜（ｇ）は第２の実施形態に係る走査
線変換回路の、インターレース走査形式から順次走査形
式に変換し、かつ、変換比率３：４で走査線数を変換す
る場合の動作を示すタイミングチャート（その１）であ
る。

【図１７】（ａ）〜（ｇ）は第２の実施形態に係る走査
線変換回路の、インターレース走査形式から順次走査形
式に変換し、かつ、変換比率３：４で走査線数を変換す
る場合の動作を示すタイミングチャート（その２）であ
る。

【図１８】（ａ）〜（ｃ）は映像信号を順次走査形式か
らインターレース走査形式に変換し、かつ、変換比率
２：３で走査線数を変換する場合の走査線配置および補
間係数を示す図である。

【図１９】本発明の第２の実施形態に係る係数制御回路
３１Ａおよびライン選択制御回路３２Ａの構成を示すブ
ロック図である。

【図２０】図１９に示す本発明の第２の実施形態に係る
係数制御回路３１Ａおよびライン選択制御回路３２Ａ
の、インターレース走査形式から順次走査形式への変換
であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個
数Ｎ＝３の場合の、奇フィールドにおける動作を示すタ
イミングチャート（その１）である。

【図２１】図１９に示す本発明の第２の実施形態に係る
係数制御回路３１Ａおよびライン選択制御回路３２Ａ
の、インターレース走査形式から順次走査形式への変換
であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個
数Ｎ＝３の場合の、奇フィールドにおける動作を示すタ
イミングチャート（その２）である。

【図２２】（ａ）〜（ｃ）は走査数変換された映像信号
を表示パネルに表示するときの表示モードを示す図であ
る。

【図２３】本発明の第３の実施形態に係る走査線変換回
路の構成を示すブロック図である。

【図２４】変換比率３：４で走査線数を変換しながら横
長のアスペクトを持つ映像信号に変換する場合の、本発
明の第３の実施形態に係る走査線変換回路の動作および
変換前後の映像イメージを示す図（その１）である。

【図２５】変換比率３：４で走査線数を変換しながら横
長のアスペクトを持つ映像信号に変換する場合の、本発
明の第３の実施形態に係る走査線変換回路の動作および
変換前後の映像イメージを示す図（その２）である。

【図２６】変換比率３：４で走査線数を変換しながら縦
長のアスペクトを持つ映像信号に変換する場合の、本発
明の第３の実施形態に係る走査線変換回路の動作および
変換前後の映像イメージを示す図（その１）である。

【図２７】変換比率３：４で走査線数を変換しながら縦
長のアスペクトを持つ映像信号に変換する場合の、本発
明の第３の実施形態に係る走査線変換回路の動作および
変換前後の映像イメージを示す図（その２）である。

【図２８】本発明の第４の実施形態に係る走査線変換回
路の構成を示すブロック図である。

【図２９】（ａ）〜（ｉ）は第４の実施形態に係る走査
線変換回路の、変換比率７：１５で走査線数を変換する
場合の動作を示すタイミングチャート（その１）であ
る。

【図３０】（ａ）〜（ｉ）は第４の実施形態に係る走査
線変換回路の、変換比率７：１５で走査線数を変換する
場合の動作を示すタイミングチャート（その２）であ
る。

【図３１】従来の走査線変換回路の構成を示すブロック
図である。

【図３２】本発明に係る走査線変換回路の位置づけおよ
び重要性を示す概念図である。

【符号の説明】

１ 走査線変換回路 １２ 第１のラインメモリ １３ 第２のラインメモリ １４ 第３のラインメモリ １５ 書込制御信号生成回路（書き込み制御手段） １６ 第１の選択回路 １７ 第２の選択回路 １８ 第１の係数器 １９ 第２の係数器 ２０ 加算器 ３０ 制御信号生成回路 ３１，３１Ａ 係数制御回路 ３２，３２Ａ ライン選択制御回路（選択制御手段） ３３ 除算回路 ３４ 第１の計数部（計数部） ３５ 第１の剰余計算部（剰余計算部） ６１ 選択器 ６３ 第１の可変シフトレジスタ（第１の遅延手段） ６４ 第２の可変シフトレジスタ（第２の遅延手段） ７２ 第１のラインメモリ ７３ 第２のラインメモリ ７４ 第３のラインメモリ ７５ 書込制御信号生成回路（書き込み制御手段） ７６ 第１の選択回路 ７７ 第２の選択回路 ７８ 第１の係数器 ７９ 第２の係数器 ８０ 加算器 ９０ 制御信号生成回路 ９１ 係数制御回路 ９２ ライン選択制御回路（選択制御手段） ９３ 除算回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田上 知久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C063 AA01 AA06 BA01 BA03 BA09 CA01 CA05 CA09 CA16 5C080 AA05 AA10 BB05 DD21 DD30 GG08 JJ01 JJ02 JJ04 5C082 AA02 BB02 BC07 BD01 BD02 CA84 CB03 DA59 MM02 MM07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 映像信号の走査線数を変換する走査線変
   換回路であって、 原映像信号から、変換後の走査線信号の生成に必要とな
   る走査線信号を記憶する記憶手段を有し、前記記憶手段
   への入力と出力とにおいて速度およびタイミングが独立
   に設定可能であり、設定された信号入出力の速度および
   タイミングの相対関係にかかわらず、前記記憶手段への
   入出力が干渉せず、走査線信号として適当な信号を順
   次、選択出力する走査線選択出力手段と、 設定された走査線数変換比率に基づいて補間係数を生成
   する補間係数生成手段を有し、前記走査線選択出力手段
   から選択出力された走査線信号に、前記補間係数生成手
   段によって生成された補間係数を乗じ、乗じた結果を加
   算することによって、変換後の走査線信号を生成する走
   査線補間手段とを備え、 前記補間係数生成手段は、少なくとも２種類以上の走査
   線数変換比率に基づき、補間係数を生成可能に構成され
   ていることを特徴とする走査線変換回路。
2. 【請求項２】 請求項１記載の走査線変換回路におい
   て、 前記補間係数生成手段は、 走査線数変換比率がｘ：ｙに設定されたとき、補間係数
   として、変換後の走査線信号の生成に必要となる２本の
   走査線信号のうち、時間的に前の走査線信号に対しては
   （１−Ｋ／ｙ）を、時間的に後の走査線信号に対しては
   Ｋ／ｙをそれぞれ生成するものである（ただし、Ｋ＝
   （ＬＮ・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、
   ％は剰余計算を示す）ことを特徴とする走査線変換回
   路。
3. 【請求項３】 請求項２記載の走査線変換回路におい
   て、 前記補間係数生成手段は、 変換後の映像信号の水平同期タイミング毎にｘを加算す
   る計数部と、この計数部による計数値をｙで除し、剰余
   を求める剰余計算部とを有し、この剰余計算部によって
   求めた剰余の値を前記Ｋとして出力する係数制御回路を
   備えていることを特徴とする走査線変換回路。
4. 【請求項４】 請求項１記載の走査線変換回路におい
   て、 前記走査線選択出力手段は、 原映像信号を走査線毎に記憶する複数のラインメモリを
   有し、信号入力と信号出力とにおいて速度およびタイミ
   ングが独立に設定可能であり、かつ、設定された信号入
   出力の速度およびタイミングの相対関係にかかわらず、
   変換後の走査線信号の生成に必要となる走査線信号が前
   記複数のラインメモリから選択出力可能に構成されてい
   ることを特徴とする走査線変換回路。
5. 【請求項５】 請求項１記載の走査線変換回路におい
   て、 原映像信号の水平同期信号を、画面水平方向における原
   映像信号の読み出し開始位置に基づいて設定された所定
   期間遅延させて出力する第１の遅延手段と、変換後の映
   像信号の水平同期信号を、画面水平方向における変換後
   の映像信号の表示開始位置に基づいて設定された所定期
   間遅延させて出力する第２の遅延手段とを備え、 前記走査線選択出力手段は、 信号入力の際のサンプリング周波数と信号出力の際のサ
   ンプリング周波数とが互いに独立に設定可能であり、か
   つ、設定された入力用サンプリング周波数および前記第
   １の遅延手段の出力信号のタイミングで原映像信号を走
   査線毎に順次入力する一方、設定された出力用サンプリ
   ング周波数および前記第２の遅延手段の出力信号のタイ
   ミングで変換後の走査線信号の生成に必要となる走査線
   信号を選択出力するものであることを特徴とする走査線
   変換回路。