JPH0636144B2 - イメ−ジフレ−ムメモリ - Google Patents
イメ−ジフレ−ムメモリInfo
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- JPH0636144B2 JPH0636144B2 JP61062843A JP6284386A JPH0636144B2 JP H0636144 B2 JPH0636144 B2 JP H0636144B2 JP 61062843 A JP61062843 A JP 61062843A JP 6284386 A JP6284386 A JP 6284386A JP H0636144 B2 JPH0636144 B2 JP H0636144B2
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- JP
- Japan
- Prior art keywords
- frame
- memory
- signal
- generation circuit
- line
- Prior art date
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔概要〕 単一のフレームメモリを用いて、インタレース信号形式
の入力ビデオ信号をノンインタレース信号形式の画像デ
ータに変換可能にする。そのため、フレームメモリのア
クセスは、同一ラインアドレスについて読出しと書込み
とを交互に実行し、またフレームメモリのラインアドレ
スのシーケンスは、フレームごとに複数種類の中で循環
的に切替える。
の入力ビデオ信号をノンインタレース信号形式の画像デ
ータに変換可能にする。そのため、フレームメモリのア
クセスは、同一ラインアドレスについて読出しと書込み
とを交互に実行し、またフレームメモリのラインアドレ
スのシーケンスは、フレームごとに複数種類の中で循環
的に切替える。
本発明は、デジタル画像処理に用いられるイメージフレ
ームメモリ特にその制御部に関する。
ームメモリ特にその制御部に関する。
デジタル画像処理には、動画像を処理する分野と静止画
像を処理する分野の２つがある。動画像処理においては
イメージフレームメモリ（ＣＲＴディスプレイの画面メ
モリ）への入力は一般にテレビカメラの出力であり、そ
して該メモリの読出し出力はテレビカメラと同じビデオ
レートの出力であることが望まれる。また、静止画像処
理においては、該メモリへのランダムアクセスによる出
力が望まれている。イメージフレームメモリはこれらの
出力をともに実現する必要がある。
像を処理する分野の２つがある。動画像処理においては
イメージフレームメモリ（ＣＲＴディスプレイの画面メ
モリ）への入力は一般にテレビカメラの出力であり、そ
して該メモリの読出し出力はテレビカメラと同じビデオ
レートの出力であることが望まれる。また、静止画像処
理においては、該メモリへのランダムアクセスによる出
力が望まれている。イメージフレームメモリはこれらの
出力をともに実現する必要がある。
画像処理におけるイメージフレームメモリの制御装置に
は特開昭６０−１１２３７９に示される制御装置があ
る。これは、ビデオカメラと、このカメラで撮像した画
像信号を記憶するフレームメモリと、このフレームメモ
リに記憶した画像信号に基き画像を再生する画像再生装
置と、前記フレームメモリの読み書きを制御するフレー
ムメモリ制御装置とを具える画像処理装置において、前
記フレームメモリ制御装置が、前記カメラからの画像信
号のフィールドスタート信号を分周し、所定数フィール
ドにつき１パルスの割合でパルス信号を発生する分周手
段と、前記分周手段の出力パルス信号に同期して１フィ
ールド分の前記カメラからの画像信号を前記フレームメ
モリに書込むことを指示する書込み信号を発生する書込
み信号発生手段と、前記書込み信号発生手段による１フ
ィールド分の書込み信号が終了した後の前記画像再生装
置からのフィールドスタート信号に同期して前記フレー
ムメモリの読出しを指示する読出し信号を発生する読出
し信号発生手段とを具えることを特徴とする、というも
のである。
は特開昭６０−１１２３７９に示される制御装置があ
る。これは、ビデオカメラと、このカメラで撮像した画
像信号を記憶するフレームメモリと、このフレームメモ
リに記憶した画像信号に基き画像を再生する画像再生装
置と、前記フレームメモリの読み書きを制御するフレー
ムメモリ制御装置とを具える画像処理装置において、前
記フレームメモリ制御装置が、前記カメラからの画像信
号のフィールドスタート信号を分周し、所定数フィール
ドにつき１パルスの割合でパルス信号を発生する分周手
段と、前記分周手段の出力パルス信号に同期して１フィ
ールド分の前記カメラからの画像信号を前記フレームメ
モリに書込むことを指示する書込み信号を発生する書込
み信号発生手段と、前記書込み信号発生手段による１フ
ィールド分の書込み信号が終了した後の前記画像再生装
置からのフィールドスタート信号に同期して前記フレー
ムメモリの読出しを指示する読出し信号を発生する読出
し信号発生手段とを具えることを特徴とする、というも
のである。
第７図はその制御装置の要部構成を示し、５はカメラモ
ードカウンタ、６は偶数８は奇数各フィールドセレクト
フリップフロップ回路、７はインバータ、９はセレク
タ、１０，１２は偶数１１，１３は奇数各フィールドモ
ニタセレクトフリップフロップ回路、１４はゲート回
路、１５はモード切替回路、１６はデコーダ、１７はカ
メラデータセレクトフリップフロップ回路、そして１８
はモード指定回路である。
ードカウンタ、６は偶数８は奇数各フィールドセレクト
フリップフロップ回路、７はインバータ、９はセレク
タ、１０，１２は偶数１１，１３は奇数各フィールドモ
ニタセレクトフリップフロップ回路、１４はゲート回
路、１５はモード切替回路、１６はデコーダ、１７はカ
メラデータセレクトフリップフロップ回路、そして１８
はモード指定回路である。
このイメージフレームメモリ制御装置では、１フィール
ド分の入力をメモリに書込んだ後にそのフィールドをメ
モリから読出すという動作を繰り返すので、書込み中は
読出し出力が得られず、間欠的にしか読出し出力が得ら
れないという欠点がある。
ド分の入力をメモリに書込んだ後にそのフィールドをメ
モリから読出すという動作を繰り返すので、書込み中は
読出し出力が得られず、間欠的にしか読出し出力が得ら
れないという欠点がある。
本発明は１フレームメモリで連続的な読出しが可能であ
り、しかもこの種メモリに必要な、インタレース出力を
ノンインタレース出力に変換する機能、マイクロプロセ
ッサからのランダムアクセスが可能な機能を持たせよう
とするものである。
り、しかもこの種メモリに必要な、インタレース出力を
ノンインタレース出力に変換する機能、マイクロプロセ
ッサからのランダムアクセスが可能な機能を持たせよう
とするものである。
本発明の構成は、インタレース信号形式の入力ビデオ信
号をノンインタレース信号形式の画像データに変換する
機能を有するイメージフレームメモリにおいて、 単一のフレームメモリ(28)と、 ビデオ信号中の垂直同期信号を計数して、所定周期で繰
り返すフレームナンバ群を出力するフレームナンバ生成
回路(23)と、 ビデオ信号中の水平同期信号を計数して、１フレーム内
ライン数を周期として繰り返すラインナンバ群を出力す
るラインナンバ生成回路(24)と、 ビデオ信号をサンプルクロックでサンプリングしＡ／Ｄ
変換するデータ生成回路(26)と、 フレームナンバ生成回路(23)から出力されるフレームナ
ンバとラインナンバ生成回路(24)から出力されるライン
ナンバとを入力として、各ラインナンバごとに対応する
フレームメモリ(28)のラインアドレスを複数通りだけフ
レームナンバの所定の周期で繰り返して発生するライン
アドレス生成回路(27)とを備え、 フレームメモリ(28)のメモリサイクルを２分割してその
前半を読出し期間、後半を書込み期間に割当て、該メモ
リサイクルの読出し期間と書込み期間に、ラインアドレ
ス生成回路(27)から出力される１つのラインアドレスを
共通に用いてフレームメモリの読出しアクセスおよび書
込みアクセスを連続して実行させることを特徴としてい
る。
号をノンインタレース信号形式の画像データに変換する
機能を有するイメージフレームメモリにおいて、 単一のフレームメモリ(28)と、 ビデオ信号中の垂直同期信号を計数して、所定周期で繰
り返すフレームナンバ群を出力するフレームナンバ生成
回路(23)と、 ビデオ信号中の水平同期信号を計数して、１フレーム内
ライン数を周期として繰り返すラインナンバ群を出力す
るラインナンバ生成回路(24)と、 ビデオ信号をサンプルクロックでサンプリングしＡ／Ｄ
変換するデータ生成回路(26)と、 フレームナンバ生成回路(23)から出力されるフレームナ
ンバとラインナンバ生成回路(24)から出力されるライン
ナンバとを入力として、各ラインナンバごとに対応する
フレームメモリ(28)のラインアドレスを複数通りだけフ
レームナンバの所定の周期で繰り返して発生するライン
アドレス生成回路(27)とを備え、 フレームメモリ(28)のメモリサイクルを２分割してその
前半を読出し期間、後半を書込み期間に割当て、該メモ
リサイクルの読出し期間と書込み期間に、ラインアドレ
ス生成回路(27)から出力される１つのラインアドレスを
共通に用いてフレームメモリの読出しアクセスおよび書
込みアクセスを連続して実行させることを特徴としてい
る。
本発明のイメージフレームメモリは第１図に示すように
テレビカメラ２１、マイクロプロセッサなどの外部機器
２２、フレームナンバ、ラインナンバ、ピクセルナン
バ、及びデータ各生成回路２３，２４，２５及び２６、
ラインアドレス生成回路２７、メモリ（狭義のイメージ
フレームメモリ）２８、の構成を有する。テレビカメラ
２１または外部機器２２からの信号を回路２３〜２７を
介してメモリ２８に格納し、また該メモリを読出して外
部機器２２へ又は図示しないＣＲＴディスプレイへ出力
する。
テレビカメラ２１、マイクロプロセッサなどの外部機器
２２、フレームナンバ、ラインナンバ、ピクセルナン
バ、及びデータ各生成回路２３，２４，２５及び２６、
ラインアドレス生成回路２７、メモリ（狭義のイメージ
フレームメモリ）２８、の構成を有する。テレビカメラ
２１または外部機器２２からの信号を回路２３〜２７を
介してメモリ２８に格納し、また該メモリを読出して外
部機器２２へ又は図示しないＣＲＴディスプレイへ出力
する。
テレビカメラ２１の出力信号はインタレース信号であ
り、一方、プロセッサによる画像データ処理ではノンイ
ンタレース信号が望まれるので、イメージフレームメモ
リはこのインタレース／ノンインタレース変換機能を持
つ必要がある。そしてメモリ読出し出力（ノンインタレ
ース信号）は連続的、とすると、これには簡単には２つ
のフレームメモリを用いればよく、一方のフレームメモ
リＡに奇数フィールドを書込み、次いで偶数フィールド
を書込み、次はメモリＡを順に読み出すと共に他方のフ
レームメモリＢへの奇数、偶数フィールドの書込みを行
ない、次はメモリＢの読出しとメモリＡの書込みを行な
い、以下これを繰り返して行けばよい。しかしこれでは
２つのフレームメモリを必要とする。本発明は１フレー
ムメモリでかゝる連続読出し、同時書込み、インタレー
ス／ノンインタレース変換を行なおうとするものであ
る。
り、一方、プロセッサによる画像データ処理ではノンイ
ンタレース信号が望まれるので、イメージフレームメモ
リはこのインタレース／ノンインタレース変換機能を持
つ必要がある。そしてメモリ読出し出力（ノンインタレ
ース信号）は連続的、とすると、これには簡単には２つ
のフレームメモリを用いればよく、一方のフレームメモ
リＡに奇数フィールドを書込み、次いで偶数フィールド
を書込み、次はメモリＡを順に読み出すと共に他方のフ
レームメモリＢへの奇数、偶数フィールドの書込みを行
ない、次はメモリＢの読出しとメモリＡの書込みを行な
い、以下これを繰り返して行けばよい。しかしこれでは
２つのフレームメモリを必要とする。本発明は１フレー
ムメモリでかゝる連続読出し、同時書込み、インタレー
ス／ノンインタレース変換を行なおうとするものであ
る。
本発明では１つのフレームメモリ２８に、テレビカメラ
２１からの奇数フィールド信号を書込み、次いで偶数フ
ィールド信号を書込む。この最初のステップでは読出し
は行なわない。
２１からの奇数フィールド信号を書込み、次いで偶数フ
ィールド信号を書込む。この最初のステップでは読出し
は行なわない。
この第１ステップでメモリ２８には奇数フィールドと偶
数フィールドの画像データ従って１フレームの画像デー
タが書込まれる。この書込み後に順に読出せば、ノンイ
ンタレース信号が得られる。本発明ではこの読出しと同
時に書込みも行なう。一般に半導体メモリはワード線を
選択すると、当該ワード線に属するメモリセルの記憶デ
ータがビット線に出てくる。これをデータバスを通して
取出せば読出しであり、そして該データバスの電位を強
制的に書込みデータに応じて変えれば該データがメモリ
セルへ書込まれることになる。つまり１サイクルの前半
を読取り、後半を書込みとし、これを繰り返して同時読
取り／書込みが可能になる（第２ステップ以降）。但し
読出しアドレスと書込みアドレスは同じである。
数フィールドの画像データ従って１フレームの画像デー
タが書込まれる。この書込み後に順に読出せば、ノンイ
ンタレース信号が得られる。本発明ではこの読出しと同
時に書込みも行なう。一般に半導体メモリはワード線を
選択すると、当該ワード線に属するメモリセルの記憶デ
ータがビット線に出てくる。これをデータバスを通して
取出せば読出しであり、そして該データバスの電位を強
制的に書込みデータに応じて変えれば該データがメモリ
セルへ書込まれることになる。つまり１サイクルの前半
を読取り、後半を書込みとし、これを繰り返して同時読
取り／書込みが可能になる（第２ステップ以降）。但し
読出しアドレスと書込みアドレスは同じである。
書込みアドレスと読出しアドレスは同じであり、書込み
信号はインタレース信号、読出し信号はノンインタレー
ス信号であるから、アクセスアドレスを適切に変更する
必要がある。これを第２図に示す８×６画素の簡単な画
像（本来は５１２×５１２などの大きなものであるが）
を例に以下説明する。
信号はインタレース信号、読出し信号はノンインタレー
ス信号であるから、アクセスアドレスを適切に変更する
必要がある。これを第２図に示す８×６画素の簡単な画
像（本来は５１２×５１２などの大きなものであるが）
を例に以下説明する。
第２図は画像を示すが、これはまたフレームメモリと考
えてもよい。画像の場合、Ｙ方向の０，１，２，……は
第０ライン、第１ライン、第２ライン、……、Ｘ方向の
０，１，２，……は各ライン上の第０画素、第１画素、
第２画素、……である。またフレームメモリの場合Ｙ方
向の０，１，２，……は第０，第１，第２，……ワード
線、Ｘ方向の０，１，２，……は各ワード線上の第０，
第１，第２，……各メモリセルと考えてよい。今、ワー
ド線を４，２，０，３，５，１の順で選択し、テレビカ
メラからの１フレームデータを書込んだとする。テレビ
カメラの出力は、最初が偶数フィールド、次が奇数フィ
ールドとするとＹ０，Ｙ２，Ｙ４（こゝまで偶数フィー
ルド）、Ｙ１，Ｙ３，Ｙ５（こゝまでが奇数フィール
ド）の順であるから、メモリの各ワード線（Ｙ方向の０
〜５であるが、これをＷ０〜Ｗ５で表わす）に書込まれ
るデータは次の如くなる。
えてもよい。画像の場合、Ｙ方向の０，１，２，……は
第０ライン、第１ライン、第２ライン、……、Ｘ方向の
０，１，２，……は各ライン上の第０画素、第１画素、
第２画素、……である。またフレームメモリの場合Ｙ方
向の０，１，２，……は第０，第１，第２，……ワード
線、Ｘ方向の０，１，２，……は各ワード線上の第０，
第１，第２，……各メモリセルと考えてよい。今、ワー
ド線を４，２，０，３，５，１の順で選択し、テレビカ
メラからの１フレームデータを書込んだとする。テレビ
カメラの出力は、最初が偶数フィールド、次が奇数フィ
ールドとするとＹ０，Ｙ２，Ｙ４（こゝまで偶数フィー
ルド）、Ｙ１，Ｙ３，Ｙ５（こゝまでが奇数フィール
ド）の順であるから、メモリの各ワード線（Ｙ方向の０
〜５であるが、これをＷ０〜Ｗ５で表わす）に書込まれ
るデータは次の如くなる。
Ｗ０ Ｗ１ Ｗ２ Ｗ３ Ｗ４ Ｗ５ Ｙ４ Ｙ５ Ｙ２ Ｙ１ Ｙ０ Ｙ３ 読出しはＹ０，Ｙ１，Ｙ２，……の順であるからワード
線選択順は Ｗ４ Ｗ３ Ｗ２ Ｗ５ Ｗ０ Ｗ１ となり、この順で書込みが行なわれるから次のフレーム
のデータは Ｗ０ Ｗ１ Ｗ２ Ｗ３ Ｗ４ Ｗ５ Ｙ３ Ｙ５ Ｙ４ Ｙ２ Ｙ０ Ｙ１ となり、今度の読出し順は Ｗ４ Ｗ５ Ｗ３ Ｗ０ Ｗ２ Ｗ１ になり、この順で書込みが行なわれることになる。以下
同様であるが、この読出し順は各フレームで全て異なる
ことはなく、周期性があって、１周期後は繰り返しにな
る。本例では４フレームで繰り返しとなり、一括して示
すと次表の如くなる。Ｆ０，Ｆ１，……は第０，第１，
……フレームを示す。
線選択順は Ｗ４ Ｗ３ Ｗ２ Ｗ５ Ｗ０ Ｗ１ となり、この順で書込みが行なわれるから次のフレーム
のデータは Ｗ０ Ｗ１ Ｗ２ Ｗ３ Ｗ４ Ｗ５ Ｙ３ Ｙ５ Ｙ４ Ｙ２ Ｙ０ Ｙ１ となり、今度の読出し順は Ｗ４ Ｗ５ Ｗ３ Ｗ０ Ｗ２ Ｗ１ になり、この順で書込みが行なわれることになる。以下
同様であるが、この読出し順は各フレームで全て異なる
ことはなく、周期性があって、１周期後は繰り返しにな
る。本例では４フレームで繰り返しとなり、一括して示
すと次表の如くなる。Ｆ０，Ｆ１，……は第０，第１，
……フレームを示す。
ワード線アドレスはメモリをアクセスするアドレスの上
位アドレスであり、下位アドレスが各ワード線上のメモ
リセル、第２図で言えばＸ０，Ｘ１，……のアドレスで
ある。表１の関係をＲＯＭに書込んでおき、これをフレ
ームナンバＦ０，Ｆ１，……と順番（ラインナンバ）を
アドレスとして読出すとフレームメモリをアクセスする
アドレスが得られる。
位アドレスであり、下位アドレスが各ワード線上のメモ
リセル、第２図で言えばＸ０，Ｘ１，……のアドレスで
ある。表１の関係をＲＯＭに書込んでおき、これをフレ
ームナンバＦ０，Ｆ１，……と順番（ラインナンバ）を
アドレスとして読出すとフレームメモリをアクセスする
アドレスが得られる。
一般化して説明すると、上記の周期をａとして、ａ進カ
ウンタでテレビカメラの垂直同期信号（詳しくはそれを
1/2したもの）をカウントすれば、その計数値０，１，
２，……（ａ−１），０，１，２，……で表１のフレー
ムナンバＦ０，Ｆ１，Ｆ２，……を得ることができ、ま
た１フレーム内水平走査線数をｎとしてｎ進カウンタで
水平同期信号を計数してその計数値０，１，２，……で
表１の順番（ラインナンバ）を得ることができる。
ウンタでテレビカメラの垂直同期信号（詳しくはそれを
1/2したもの）をカウントすれば、その計数値０，１，
２，……（ａ−１），０，１，２，……で表１のフレー
ムナンバＦ０，Ｆ１，Ｆ２，……を得ることができ、ま
た１フレーム内水平走査線数をｎとしてｎ進カウンタで
水平同期信号を計数してその計数値０，１，２，……で
表１の順番（ラインナンバ）を得ることができる。
フレームメモリへの連続読出し／書込みを行なっている
とき、あるフレームで書込みを中止すれば、画面はフリ
ーズされる（ディスプレイへ表示中とすれば、画面は動
画から静止画に変る）。あるフレームをフリーズし、外
部機器よりランダムアクセスする場合、フリーズした時
点でフレームナンバの更新を中止し、ランダムアクセス
する前にフレームナンバを１だけ更新し、外部機器から
ラインナンバ、ピクセルナンバ（これらは第２図のＹ
値、Ｘ値に相当）を与えれば、フリーズ画面内の、ノン
インタレースでの所望画素のメモリアドレスが得られ
る。
とき、あるフレームで書込みを中止すれば、画面はフリ
ーズされる（ディスプレイへ表示中とすれば、画面は動
画から静止画に変る）。あるフレームをフリーズし、外
部機器よりランダムアクセスする場合、フリーズした時
点でフレームナンバの更新を中止し、ランダムアクセス
する前にフレームナンバを１だけ更新し、外部機器から
ラインナンバ、ピクセルナンバ（これらは第２図のＹ
値、Ｘ値に相当）を与えれば、フリーズ画面内の、ノン
インタレースでの所望画素のメモリアドレスが得られ
る。
第３図に本発明の実施例を示す。第１図と同種の部分に
は同じ符号が付してある。ＲＯＭ４２に前記表１の如き
メモリアクセス上位アドレスが格納されている。フレー
ムナンバ生成回路２３は前記表１の例なら４進のカウン
タであり、スリーステートバッファ３０を通してテレビ
カメラからのビデオ信号の垂直同期信号ＶＳを取り込
み、それを計数してフレームナンバを出力する。但しこ
れは、垂直同期信号ＶＳに同期するレジスタ３５にモー
ド切換え信号ＭＳＳが入力してビデオレート出力モード
になったときであり、その逆のランダムアクセスモード
のときはバッファ３０は高インピーダンス状態となり、
カウンタ２３への垂直同期信号ＶＳの入力を禁止する。
またラインナンバ生成回路２４は前記ｎ進のカウンタで
あり、テレビカメラからのビデオ信号の水平同期信号Ｈ
Ｓを計数し、そしてバッファ３０からの垂直同期信号で
リセットされ、ラインナンバを出力する。ビデオレート
出力モードのときセレクタ３１はカウンタ２４の出力を
選択し、従ってＲＯＭ４２をアクセスするアドレスはカ
ウンタ２３からのフレームナンバとカウンタ２４からの
ラインナンバになり、表１の如き内容（上位アドレス）
が読出され、上位アドレスレジスタ３６にセットされ
る。
は同じ符号が付してある。ＲＯＭ４２に前記表１の如き
メモリアクセス上位アドレスが格納されている。フレー
ムナンバ生成回路２３は前記表１の例なら４進のカウン
タであり、スリーステートバッファ３０を通してテレビ
カメラからのビデオ信号の垂直同期信号ＶＳを取り込
み、それを計数してフレームナンバを出力する。但しこ
れは、垂直同期信号ＶＳに同期するレジスタ３５にモー
ド切換え信号ＭＳＳが入力してビデオレート出力モード
になったときであり、その逆のランダムアクセスモード
のときはバッファ３０は高インピーダンス状態となり、
カウンタ２３への垂直同期信号ＶＳの入力を禁止する。
またラインナンバ生成回路２４は前記ｎ進のカウンタで
あり、テレビカメラからのビデオ信号の水平同期信号Ｈ
Ｓを計数し、そしてバッファ３０からの垂直同期信号で
リセットされ、ラインナンバを出力する。ビデオレート
出力モードのときセレクタ３１はカウンタ２４の出力を
選択し、従ってＲＯＭ４２をアクセスするアドレスはカ
ウンタ２３からのフレームナンバとカウンタ２４からの
ラインナンバになり、表１の如き内容（上位アドレス）
が読出され、上位アドレスレジスタ３６にセットされ
る。
発振器４０は画素サンプリングクロックを出力し、カウ
ンタ２５はこれを計数しそして水平同期信号ＨＳでリセ
ットされ、ピクセルナンバ（下位アドレス）を出力す
る。セレクタ３３はビデオレート出力モードではカウン
タ２５を選択し、従ってピクセルナンバは下位アドレス
レジスタ３７にセットされる。またデータ生成回路２６
は具体的にはアナログ／デジタル変換器であり、テレビ
カメラからのビデオ信号ＶＤＳを画素クロックでＡ／Ｄ
変換し、セレクタ３２はビデオレート出力モードではこ
れを選択して書込みデータレジスタ３８へセットする。
こうしてＲＡＭ２８はレジスタ３６，３７の上，下位ア
ドレスでアクセスされて当該記憶データを読出され、か
つそのアドレスにレジスタ３８のデータを書込まれる。
読出しデータはレジスタ３９にセットされ、発振器４０
のクロックで出力される。なお、レジスタ３６〜３８も
クロックと同期する。
ンタ２５はこれを計数しそして水平同期信号ＨＳでリセ
ットされ、ピクセルナンバ（下位アドレス）を出力す
る。セレクタ３３はビデオレート出力モードではカウン
タ２５を選択し、従ってピクセルナンバは下位アドレス
レジスタ３７にセットされる。またデータ生成回路２６
は具体的にはアナログ／デジタル変換器であり、テレビ
カメラからのビデオ信号ＶＤＳを画素クロックでＡ／Ｄ
変換し、セレクタ３２はビデオレート出力モードではこ
れを選択して書込みデータレジスタ３８へセットする。
こうしてＲＡＭ２８はレジスタ３６，３７の上，下位ア
ドレスでアクセスされて当該記憶データを読出され、か
つそのアドレスにレジスタ３８のデータを書込まれる。
読出しデータはレジスタ３９にセットされ、発振器４０
のクロックで出力される。なお、レジスタ３６〜３８も
クロックと同期する。
ランダムアクセスモードでは外部機器はランダムアクセ
スする画素のＸ，ＹアドレスＸＡ，ＹＡ、書込みデータ
２２Ｄ、およびライトイネーブル信号ＷＥを出力し、セ
レクタ３１はＹＡを、セレクタ３３はＸＡを、セレクタ
３２は２２Ｄを、セレクタ３４はＷＥを出力し、バッフ
ァ３０は高インピーダンス状態になり、カウンタ２３は
次の垂直同期信号を計数したのち停止するので、ＲＡＭ
２８はフリーズされたフレームのナンバプラス１のフレ
ームナンバを上位アドレス、ＹＡを下位アドレス、ＸＡ
をピクセル（画素）アドレスとしてアクセスされ、当該
メモリセルの読出し、データ２２Ｄの書込みが行なわれ
る。
スする画素のＸ，ＹアドレスＸＡ，ＹＡ、書込みデータ
２２Ｄ、およびライトイネーブル信号ＷＥを出力し、セ
レクタ３１はＹＡを、セレクタ３３はＸＡを、セレクタ
３２は２２Ｄを、セレクタ３４はＷＥを出力し、バッフ
ァ３０は高インピーダンス状態になり、カウンタ２３は
次の垂直同期信号を計数したのち停止するので、ＲＡＭ
２８はフリーズされたフレームのナンバプラス１のフレ
ームナンバを上位アドレス、ＹＡを下位アドレス、ＸＡ
をピクセル（画素）アドレスとしてアクセスされ、当該
メモリセルの読出し、データ２２Ｄの書込みが行なわれ
る。
アクノーレッジ信号生成回路４１は発振器４０のクロッ
ク、レジスタ３５のモード信号、外部機器からのリー
ド、ライト信号２２Ｒ，２２Ｗを入力され、リード完
了、ライト完了でアクノーレッジ信号ＡＣＫを出力す
る。この回路４１の詳細を第４図に示す。
ク、レジスタ３５のモード信号、外部機器からのリー
ド、ライト信号２２Ｒ，２２Ｗを入力され、リード完
了、ライト完了でアクノーレッジ信号ＡＣＫを出力す
る。この回路４１の詳細を第４図に示す。
第４図において、ゲート回路５１は外部機器からのライ
ト信号２２Ｗ、リード信号２２Ｒ、及びコンパレータ６
０の出力ＡＣＫを入力され、これらのいずれかが入力し
たときそれを出力する。Ｄ形フリップフロップ回路５２
はゲート回路５１が２２Ｗ又は２２Ｒを出力するときセ
ットされ（Ｑ＝Ｈ）、ＡＣＫを出力するときリセットさ
れる（Ｑ＝Ｌ）。ゲート回路５３はモードレジスタ３５
の出力がビデオレート出力モードのとき及びＤ−ＦＦ５
２の出力がＬ（ロー）のときスリーステートバッファ５
４をＨ（ハイ）インピーダンスにし、それ以外のときは
スリーステートバッファ５４をアクティブにして発振器
４０のクロックをカウンタ５５に入力させる。カウンタ
５５は該クロックを計数し、ＡＣＫでクリアされる。レ
ジスタ５６にはライトにかゝるクロック数が格納され、
またレジスタ５７にはリードにかゝるクロック数が格納
され、またレジスタ５８はＤ−ＦＦ５２の出力をクロッ
クとし、２２Ｒをデータ入力としてこれを出力する。セ
レクタ５９はレジスタ５８の出力を選択信号とし、リー
ドのとき（２２Ｒのとき）レジスタ５７を選択、それ以
外のときレジスタ５６を選択する。コンパレータ６０は
カウンタ５５の計数値をセレクタ５９の出力値と比較
し、一致するとき（リード／ライトが終了するとき）Ａ
ＣＫパルスを出力する。
ト信号２２Ｗ、リード信号２２Ｒ、及びコンパレータ６
０の出力ＡＣＫを入力され、これらのいずれかが入力し
たときそれを出力する。Ｄ形フリップフロップ回路５２
はゲート回路５１が２２Ｗ又は２２Ｒを出力するときセ
ットされ（Ｑ＝Ｈ）、ＡＣＫを出力するときリセットさ
れる（Ｑ＝Ｌ）。ゲート回路５３はモードレジスタ３５
の出力がビデオレート出力モードのとき及びＤ−ＦＦ５
２の出力がＬ（ロー）のときスリーステートバッファ５
４をＨ（ハイ）インピーダンスにし、それ以外のときは
スリーステートバッファ５４をアクティブにして発振器
４０のクロックをカウンタ５５に入力させる。カウンタ
５５は該クロックを計数し、ＡＣＫでクリアされる。レ
ジスタ５６にはライトにかゝるクロック数が格納され、
またレジスタ５７にはリードにかゝるクロック数が格納
され、またレジスタ５８はＤ−ＦＦ５２の出力をクロッ
クとし、２２Ｒをデータ入力としてこれを出力する。セ
レクタ５９はレジスタ５８の出力を選択信号とし、リー
ドのとき（２２Ｒのとき）レジスタ５７を選択、それ以
外のときレジスタ５６を選択する。コンパレータ６０は
カウンタ５５の計数値をセレクタ５９の出力値と比較
し、一致するとき（リード／ライトが終了するとき）Ａ
ＣＫパルスを出力する。
第５図にビデオレート出力モード時の各種タイミングを
示す。レジスタ３６の出力は前記表１の如くであり、レ
ジスタ３７の出力は０〜７（１〜８で示す）を繰り返
す。これらのレジスタによりＲＡＭ３８のアドレスが決
定され、ＲＡＭ記憶データＯＤ１，ＯＤ２，……ＯＤ８
が読出される。これらはレジスタ３９を経て取り出さ
れ、代ってレジスタ３８のデータＩＤ１，ＩＤ２，……
ＩＤ８がＲＡＭ２８の当該アドレスに書込まれる。
示す。レジスタ３６の出力は前記表１の如くであり、レ
ジスタ３７の出力は０〜７（１〜８で示す）を繰り返
す。これらのレジスタによりＲＡＭ３８のアドレスが決
定され、ＲＡＭ記憶データＯＤ１，ＯＤ２，……ＯＤ８
が読出される。これらはレジスタ３９を経て取り出さ
れ、代ってレジスタ３８のデータＩＤ１，ＩＤ２，……
ＩＤ８がＲＡＭ２８の当該アドレスに書込まれる。
第６図にランダムアクセスモード時の各種タイミングを
示す。モード切換信号ＭＳＳがランダムアクセスモード
になる（Ｈレベルになる）と、カウンタ２３は＋１した
のち一定になり（本例では２）、外部機器が出力するＹ
アドレスＹＡが５ならＲＯＭ４２の出力は表１のＦ２の
欄の如くなる。即ちＹが５なら２、Ｙが４なら０であ
る。これらの上位アドレスとＸＡの下位アドレスでＲＡ
Ｍ２８がリード／ライトされる。ライトデータは２２Ｄ
である。
示す。モード切換信号ＭＳＳがランダムアクセスモード
になる（Ｈレベルになる）と、カウンタ２３は＋１した
のち一定になり（本例では２）、外部機器が出力するＹ
アドレスＹＡが５ならＲＯＭ４２の出力は表１のＦ２の
欄の如くなる。即ちＹが５なら２、Ｙが４なら０であ
る。これらの上位アドレスとＸＡの下位アドレスでＲＡ
Ｍ２８がリード／ライトされる。ライトデータは２２Ｄ
である。
本発明によれば単一フレームメモリで、ビデオ信号のリ
アルタイム処理に必要なノンインタレースフォーマット
のビデオレート出力と、複雑な処理に必要なランダムア
クセスの２モードを備えたイメージフレームメモリが得
られる。
アルタイム処理に必要なノンインタレースフォーマット
のビデオレート出力と、複雑な処理に必要なランダムア
クセスの２モードを備えたイメージフレームメモリが得
られる。
第１図は本発明の原理を説明するブロック図、 第２図は画像とそのメモリの説明図、 第３図は本発明の実施例を示すブロック図、 第４図はアクノーレッジ信号生成回路の具体例を示すブ
ロック図、 第５図はビデオレート出力モード時のタイムチャート、 第６図はランダムアクセスモード時のタイムチャート、 第７図は従来例を示すブロック図である。 第１図、第３図で２８はフレームメモリ、２３はフレー
ムナンバ生成回路、２４はラインナンバ生成回路、２６
はデータ生成回路、２５はピクセルナンバ生成回路、３
１，３３，３２は第１，第２，第３のセレクタ、４２は
アドレス生成手段である。
ロック図、 第５図はビデオレート出力モード時のタイムチャート、 第６図はランダムアクセスモード時のタイムチャート、 第７図は従来例を示すブロック図である。 第１図、第３図で２８はフレームメモリ、２３はフレー
ムナンバ生成回路、２４はラインナンバ生成回路、２６
はデータ生成回路、２５はピクセルナンバ生成回路、３
１，３３，３２は第１，第２，第３のセレクタ、４２は
アドレス生成手段である。
フロントページの続き (72)発明者 峯島 幸彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 乗本 一雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】インタレース信号形式の入力ビデオ信号を
ノンインタレース信号形式の画像データに変換する機能
を有するイメージフレームメモリにおいて、 単一のフレームメモリ(28)と、 ビデオ信号中の垂直同期信号を計数して、所定周期で繰
り返すフレームナンバ群を出力するフレームナンバ生成
回路(23)と、 ビデオ信号中の水平同期信号を計数して、１フレーム内
ライン数を周期として繰り返すラインナンバ群を出力す
るラインナンバ生成回路(24)と、 ビデオ信号をサンプルクロックでサンプリングしＡ／Ｄ
変換するデータ生成回路(26)と、 フレームナンバ生成回路(23)から出力されるフレームナ
ンバとラインナンバ生成回路(24)から出力されるライン
ナンバとを入力として、各ラインナンバごとに対応する
フレームメモリ(28)のラインアドレスを複数通りだけフ
レームナンバの所定の周期で繰り返して発生するライン
アドレス生成回路(27)とを備え、 フレームメモリ(28)のメモリサイクルを２分割してその
前半を読出し期間、後半を書込み期間に割当て、該メモ
リサイクルの読出し期間と書込み期間に、ラインアドレ
ス生成回路(27)から出力される１つのラインアドレスを
共通に用いてフレームメモリの読出しアクセスおよび書
込みアクセスを連続して実行させることを特徴とするイ
メージフレームメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062843A JPH0636144B2 (ja) | 1986-03-20 | 1986-03-20 | イメ−ジフレ−ムメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062843A JPH0636144B2 (ja) | 1986-03-20 | 1986-03-20 | イメ−ジフレ−ムメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62220990A JPS62220990A (ja) | 1987-09-29 |
| JPH0636144B2 true JPH0636144B2 (ja) | 1994-05-11 |
Family
ID=13211990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062843A Expired - Lifetime JPH0636144B2 (ja) | 1986-03-20 | 1986-03-20 | イメ−ジフレ−ムメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636144B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04180488A (ja) * | 1990-11-15 | 1992-06-26 | Graphics Commun Technol:Kk | フレームメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223867A (ja) * | 1983-05-31 | 1984-12-15 | Fujitsu Ltd | 画像メモリおよびその書き込み方法 |
| JPS60112379A (ja) * | 1983-11-22 | 1985-06-18 | Hitachi Electronics Eng Co Ltd | 画像処理装置におけるフレ−ムメモリ制御装置 |
-
1986
- 1986-03-20 JP JP61062843A patent/JPH0636144B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223867A (ja) * | 1983-05-31 | 1984-12-15 | Fujitsu Ltd | 画像メモリおよびその書き込み方法 |
| JPS60112379A (ja) * | 1983-11-22 | 1985-06-18 | Hitachi Electronics Eng Co Ltd | 画像処理装置におけるフレ−ムメモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62220990A (ja) | 1987-09-29 |
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