JPS59223867A - 画像メモリおよびその書き込み方法 - Google Patents
画像メモリおよびその書き込み方法Info
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- JPS59223867A JPS59223867A JP58096195A JP9619583A JPS59223867A JP S59223867 A JPS59223867 A JP S59223867A JP 58096195 A JP58096195 A JP 58096195A JP 9619583 A JP9619583 A JP 9619583A JP S59223867 A JPS59223867 A JP S59223867A
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- memory
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は画像メモリおよびその書き込み方法に係り、特
に書き込み専用プレーンを用いて高速に情報を処理する
ための画像メモリおよびその書き込み方法に関するもの
である。
に書き込み専用プレーンを用いて高速に情報を処理する
ための画像メモリおよびその書き込み方法に関するもの
である。
（Ｂ）技術の背景
メモリ価格の低下に伴い、書き込み専用プレーンおよび
読み出し専用プレーンの２つのメモリにより画像メモリ
を構成することが行なわれている。
読み出し専用プレーンの２つのメモリにより画像メモリ
を構成することが行なわれている。
この場合、書き込み可能時間および読み出し可能時間が
多くなるため、高速にデータの書き込め。
多くなるため、高速にデータの書き込め。
読み出しができる。
（Ｃ）従来技術と問題点
従来画像メモリにおける書き込み専用プレーンの構成は
第１図のようになっている。これは縦１０２４ヒツト、
横１０２４ビツトの容量を有する。
第１図のようになっている。これは縦１０２４ヒツト、
横１０２４ビツトの容量を有する。
図面において、（１，１）、 （１，２）−−−−−
（１０２４，１０２４＞は（Ｙ、Ｘ）の２次元のアドレ
スを表わしており表示用画面等の各１ドツトとｌ対Ｉに
対応した形になっている。またこの書き込め専用プレー
ンはＡ、Ｂ、Ｃ，Ｄそれぞれ２５６ｋｂｉｔ （２５６
ｘ１０２４）のＲＡＭ４個で構成されているものとし、
横方向をＸ方向、縦方向をＹ方向とする。同図に示すよ
うに、従来の書き込み専用プレーンにおいては、Ｙ−１
なるアドレスに対応するデータを（１，１）、 （１
，２）−−−−−−（ｉ、 １０２４）とＸ方向のア
ドレスを＋１ずつカウントア・ツブして、対応するデー
タを順に１１１き込んでゆく。これをＹ＝１０２４まで
繰り返して、データの書き込みを終了する。第２図、第
３図にこの君１き込み専用プレーンへの書き込み方式を
説明するためのブロック図、及びタイムチャー ｌ−を
示ず。図面においてｌは書き込み用アドレスｎ１算回路
、２はデコーダ、３は書き込みタイミング発生回路であ
り、Ａ、Ｂ、Ｃ，ｒ）は第１図に示したものと同様の書
き込み専用プレーンを構成するＲＡＭである。また第３
図のタイムチャートは書き込みタイミング発生回路３か
ら出力される書き込み信号を表し、その１周期がＲＡＭ
Ａ。
（１０２４，１０２４＞は（Ｙ、Ｘ）の２次元のアドレ
スを表わしており表示用画面等の各１ドツトとｌ対Ｉに
対応した形になっている。またこの書き込め専用プレー
ンはＡ、Ｂ、Ｃ，Ｄそれぞれ２５６ｋｂｉｔ （２５６
ｘ１０２４）のＲＡＭ４個で構成されているものとし、
横方向をＸ方向、縦方向をＹ方向とする。同図に示すよ
うに、従来の書き込み専用プレーンにおいては、Ｙ−１
なるアドレスに対応するデータを（１，１）、 （１
，２）−−−−−−（ｉ、 １０２４）とＸ方向のア
ドレスを＋１ずつカウントア・ツブして、対応するデー
タを順に１１１き込んでゆく。これをＹ＝１０２４まで
繰り返して、データの書き込みを終了する。第２図、第
３図にこの君１き込み専用プレーンへの書き込み方式を
説明するためのブロック図、及びタイムチャー ｌ−を
示ず。図面においてｌは書き込み用アドレスｎ１算回路
、２はデコーダ、３は書き込みタイミング発生回路であ
り、Ａ、Ｂ、Ｃ，ｒ）は第１図に示したものと同様の書
き込み専用プレーンを構成するＲＡＭである。また第３
図のタイムチャートは書き込みタイミング発生回路３か
ら出力される書き込み信号を表し、その１周期がＲＡＭ
Ａ。
Ｂ、Ｃ，Ｄのサイクルタイムに対応している。まず書き
込み用アドレス針算回路１により、（１゜１）、 （
１，２） −−−（１１０２４） −一 −（１０２４
，１０２４）というようにアドレスが計算され、これは
ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄそれぞれに与えられ、ＲＡＭ−
Ａ、Ｂ、Ｃ，Ｄをアクセスする。これと同時にデータは
図示しないＣＰＵなとから送られる。また書き込みタイ
ミング発生回路３では第３図に示すような書き込み信号
をそれぞれＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ与えられる。この
場合ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ与えられる書き込め信号
は同一のものである。そして書き込み用アドレス計算回
路１により書き込むべきＲＡＭ−Ａ。
込み用アドレス針算回路１により、（１゜１）、 （
１，２） −−−（１１０２４） −一 −（１０２４
，１０２４）というようにアドレスが計算され、これは
ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄそれぞれに与えられ、ＲＡＭ−
Ａ、Ｂ、Ｃ，Ｄをアクセスする。これと同時にデータは
図示しないＣＰＵなとから送られる。また書き込みタイ
ミング発生回路３では第３図に示すような書き込み信号
をそれぞれＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ与えられる。この
場合ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ与えられる書き込め信号
は同一のものである。そして書き込み用アドレス計算回
路１により書き込むべきＲＡＭ−Ａ。
Ｂ、Ｃ，Ｄをセレクトするためのメモリセレクト信号が
出力され、これをデコーダ２によっ゛ζζココ−ｌ”
ｌ、 ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ出力する。なおメモリ
セレクト信号は書き込み信号と同期している。したがっ
て、書き込み信号とメモリセレクト信号とのＡＮＤ条件
が満足した時のみ、ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ所定のア
ドレスにデータが書き込まれる。以上のような構成の画
像メモリでは、ｖｌき込み専用プレーンを構成するＲＡ
Ｍ−Ａ、Ｂ。
出力され、これをデコーダ２によっ゛ζζココ−ｌ”
ｌ、 ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ出力する。なおメモリ
セレクト信号は書き込み信号と同期している。したがっ
て、書き込み信号とメモリセレクト信号とのＡＮＤ条件
が満足した時のみ、ＲＡＭ−Ａ、Ｂ、Ｃ，Ｄへ所定のア
ドレスにデータが書き込まれる。以上のような構成の画
像メモリでは、ｖｌき込み専用プレーンを構成するＲＡ
Ｍ−Ａ、Ｂ。
Ｃ，Ｄに与える書き込み信号が同一のもであり、メモリ
セレクト信号がこの書き込み信号を選択している為、読
み出しのアクセスタイムに書き込みのアクセスタイムが
占有されないというだけで、内−き込めプレーンを４個
のＲＡＭで構成しているにもかかわらず、実際にメモリ
に書き込む速度は、１個のＲＡＭでメモリを構成してい
る場合と同じ（１ｔｌｌ Ｌ′）、ＲＡＭ Ａをアク
セスしてデータを書き込む間はメモリセレクト信号がＲ
ＡＭ Ｂ、Ｃ。
セレクト信号がこの書き込み信号を選択している為、読
み出しのアクセスタイムに書き込みのアクセスタイムが
占有されないというだけで、内−き込めプレーンを４個
のＲＡＭで構成しているにもかかわらず、実際にメモリ
に書き込む速度は、１個のＲＡＭでメモリを構成してい
る場合と同じ（１ｔｌｌ Ｌ′）、ＲＡＭ Ａをアク
セスしてデータを書き込む間はメモリセレクト信号がＲ
ＡＭ Ｂ、Ｃ。
１）へは与えられないため書き込むこはできない）であ
り非常に無駄であった。
り非常に無駄であった。
（Ｄ）発明の目的
本発明の目的は上記従来の欠点に鑑み、複数のＲＡＭを
用いた画像メモリの刊・き込め専用プレーンを有した画
像メモリへの書き込み速度がより高速になるような画像
メモリおよびその岩き込み方法を提供することにある。
用いた画像メモリの刊・き込め専用プレーンを有した画
像メモリへの書き込み速度がより高速になるような画像
メモリおよびその岩き込み方法を提供することにある。
（Ｅ）発明の構成
そして、この発明の目的は書き込み専用プレーンと読み
出し専用プレーンとを備え、少なくとも該書き込み専用
プレーンはｎ個のメモリで構成された画像メモリであっ
て、連続するｎ個のアドレスのうち１個のアドレスのみ
が存在するようにアドレスが振り分けられ、かつ偶数ラ
スターを構成するアドレスと奇数ラスクーを構成するア
ドレスとではアドレスの振り分はパターンが異なるよう
に予めアドレスが設定された前記メモリで構成されたこ
とを特徴とする画像メモリを提供し、かつ書き込み専用
プレーンと読み出し専用プレーンとを備え、少なくとも
該書き込み専用プレーンはｎ個のメモリで構成された画
像メモリにおいて、前記ｎ個のメモリのうちの１個のメ
モリへの書き込ｈ 信号出力後、該ｎ個のメモリのサイ
クルタイムの］／ｎの時間だけ遅れて別のメモリへの書
き込ｉｊ信号を出力し以後該ｎ個のメモリのサイクルタ
イムのｌ ／ ｎの時間だり遅れて順次それぞれのメモ
リへの書き込み信号を出力してデータを書き込むことを
特徴とする前記画像メモリの書き込み方式を提供するこ
とによって達成される。
出し専用プレーンとを備え、少なくとも該書き込み専用
プレーンはｎ個のメモリで構成された画像メモリであっ
て、連続するｎ個のアドレスのうち１個のアドレスのみ
が存在するようにアドレスが振り分けられ、かつ偶数ラ
スターを構成するアドレスと奇数ラスクーを構成するア
ドレスとではアドレスの振り分はパターンが異なるよう
に予めアドレスが設定された前記メモリで構成されたこ
とを特徴とする画像メモリを提供し、かつ書き込み専用
プレーンと読み出し専用プレーンとを備え、少なくとも
該書き込み専用プレーンはｎ個のメモリで構成された画
像メモリにおいて、前記ｎ個のメモリのうちの１個のメ
モリへの書き込ｈ 信号出力後、該ｎ個のメモリのサイ
クルタイムの］／ｎの時間だけ遅れて別のメモリへの書
き込ｉｊ信号を出力し以後該ｎ個のメモリのサイクルタ
イムのｌ ／ ｎの時間だり遅れて順次それぞれのメモ
リへの書き込み信号を出力してデータを書き込むことを
特徴とする前記画像メモリの書き込み方式を提供するこ
とによって達成される。
（１？）発明の実施例
以下、本発明の一実施例を図面によって詳細に説明する
。まず画像メモリの構成について説明する。第４図は本
実施例の書き込み専用プレーンの構成を示す図である。
。まず画像メモリの構成について説明する。第４図は本
実施例の書き込み専用プレーンの構成を示す図である。
同図において第１図と同様に記載された部分は同じ内容
を表す。この書き込み専用プレーンでは、Ｙ＝１のアド
レスすなわち画面においては１ラスタ目を表すビットの
アドレスはＡ、Ｂ、Ｃ，ＤのＲＡＭに順に存在する。し
たがってＲＡＭ−Ａには＜１． １）、 （１，５）
。
を表す。この書き込み専用プレーンでは、Ｙ＝１のアド
レスすなわち画面においては１ラスタ目を表すビットの
アドレスはＡ、Ｂ、Ｃ，ＤのＲＡＭに順に存在する。し
たがってＲＡＭ−Ａには＜１． １）、 （１，５）
。
＜１．９）−−−−一−＜１．ｔ０２１）のアドレスが
存在し、同様にＲＡＭ−Ｂには（Ｌ ２）、 （１
゜６）、 （Ｌ １０）−−−−−−（１，１０２
２）のアドレス、ＲＡ Ｍ −Ｃには（１，３）、
（１，７）。
存在し、同様にＲＡＭ−Ｂには（Ｌ ２）、 （１
゜６）、 （Ｌ １０）−−−−−−（１，１０２
２）のアドレス、ＲＡ Ｍ −Ｃには（１，３）、
（１，７）。
（１，１１）−−−−−−（１，１０２°３）のアドレ
ス、ＲＡＭ−Ｄには（１，４）、（１，８，）、 （
１゜１２）−−〜−−（１，１０２４）のアドレスがそ
れぞれ存在する次にＹ＝２のアドレスすなわぢ２ラスタ
目を表すビットのアドレスはＣ，Ｄ、Ａ、ＢのＲＡＭに
順に存在する。したがってＲＡＭ−Ｃには（２，１）
、 （２，５） 、 （２，９） 、 −−−−−（２
，１０２１）のアドレスＲＡＭ−Ｄには（２゜２＞、
（２，６）、 （２，１０）−−−（２，１０２２
）のアドレスＲＡＭ−Ａには（２，３）、（２，７）、
（２，１１）、−−−−（２，１０２３）のアドレ
スＲＡＭ−Ｂには（２，４）、 （２，８）、 （
２，１２）、 （２，１０２４）のアドレスがそれぞ
れ存在する。以下同様にして、Ｙ−３゜５、 ７−−−
−、 １０２３．のアドレス、すなゎぢ奇数ラスター
ではＡ、Ｂ、Ｃ，Ｄの１１府にデータが書き込まれ、Ｙ
＝４．６，８．− １０２４の７１’レスすなわち偶数
ラスターではＣ，Ｄ、 Ａ’、 Ｂの順にアドレスが
存在する。このようなメモリ構成にするのは、横方向の
ベクトルを鶴き込む時にはΔ、 ［３，Ｃ，［）斜め
方向のベクトルを書き込む場合、Ａ、Ｄ、Ｃ，ＢのＲＡ
Ｍを順にアクセスできるためである。また縦方向のベク
トルを書き込む場合、Ａ、Ｃ，Ａ、Ｃ−−−−−と順に
アクセスしてデ 。
ス、ＲＡＭ−Ｄには（１，４）、（１，８，）、 （
１゜１２）−−〜−−（１，１０２４）のアドレスがそ
れぞれ存在する次にＹ＝２のアドレスすなわぢ２ラスタ
目を表すビットのアドレスはＣ，Ｄ、Ａ、ＢのＲＡＭに
順に存在する。したがってＲＡＭ−Ｃには（２，１）
、 （２，５） 、 （２，９） 、 −−−−−（２
，１０２１）のアドレスＲＡＭ−Ｄには（２゜２＞、
（２，６）、 （２，１０）−−−（２，１０２２
）のアドレスＲＡＭ−Ａには（２，３）、（２，７）、
（２，１１）、−−−−（２，１０２３）のアドレ
スＲＡＭ−Ｂには（２，４）、 （２，８）、 （
２，１２）、 （２，１０２４）のアドレスがそれぞ
れ存在する。以下同様にして、Ｙ−３゜５、 ７−−−
−、 １０２３．のアドレス、すなゎぢ奇数ラスター
ではＡ、Ｂ、Ｃ，Ｄの１１府にデータが書き込まれ、Ｙ
＝４．６，８．− １０２４の７１’レスすなわち偶数
ラスターではＣ，Ｄ、 Ａ’、 Ｂの順にアドレスが
存在する。このようなメモリ構成にするのは、横方向の
ベクトルを鶴き込む時にはΔ、 ［３，Ｃ，［）斜め
方向のベクトルを書き込む場合、Ａ、Ｄ、Ｃ，ＢのＲＡ
Ｍを順にアクセスできるためである。また縦方向のベク
トルを書き込む場合、Ａ、Ｃ，Ａ、Ｃ−−−−−と順に
アクセスしてデ 。
−タを書き込むことができるためである。
次に、以下のように書き込み専用プレーンにデータを鉗
き込むように制御する画像メモリの書き込み力性のブロ
ック構成図を第５図に示す。同図において、第２図と同
一番号は同一部分を示し、八、 １３． Ｃ，Ｄは
第４図において説明した書き込め専用プレーンを構成す
るＲＡＭである。また４は書き込め信号発生回、デコー
ダ２は書き込み専用プレーンに横線のベクトルおよび縦
線のベクトル、斜線のベクトルに応じて、Ａ、Ｂ、Ｃ，
Ｄの各ＲＡＭに第６図に示すような順序でメモリセレク
ト信号を与える。ここで以下、Ａ、 Ｂ、 Ｃ，Ｄ
のＲＡＭのサイクルタイムがそれぞれ２４０ｎｓとする
とデ」−ダ２の４つの出力は、第６図（ａｌに示すよう
にそれぞれ１／４周期づつ（６０ｎｓ）遅れて出力され
る。そして横線の場合は、（１゜１）、（１，２）、・
−−−−−（Ｌ １０２’４）のアドレスに連続して
書き込むため、同図（ｂ）に示すようにＡ、Ｂ、Ｃ，Ｄ
のＲＡＭに順にメモリセレクト信号を出力する。なおこ
の場は奇数ラスタであり、偶数ラスタの場合はＣＤＢΔ
のＲＡＭに順にメモリセレクト信号を出力する。また縦
線の場合は（１，１）、 （２，１）、 （３，１
）−−−のアドレスに連続して書き込むため同図（Ｃ）
に示ずようにＡ。
き込むように制御する画像メモリの書き込み力性のブロ
ック構成図を第５図に示す。同図において、第２図と同
一番号は同一部分を示し、八、 １３． Ｃ，Ｄは
第４図において説明した書き込め専用プレーンを構成す
るＲＡＭである。また４は書き込め信号発生回、デコー
ダ２は書き込み専用プレーンに横線のベクトルおよび縦
線のベクトル、斜線のベクトルに応じて、Ａ、Ｂ、Ｃ，
Ｄの各ＲＡＭに第６図に示すような順序でメモリセレク
ト信号を与える。ここで以下、Ａ、 Ｂ、 Ｃ，Ｄ
のＲＡＭのサイクルタイムがそれぞれ２４０ｎｓとする
とデ」−ダ２の４つの出力は、第６図（ａｌに示すよう
にそれぞれ１／４周期づつ（６０ｎｓ）遅れて出力され
る。そして横線の場合は、（１゜１）、（１，２）、・
−−−−−（Ｌ １０２’４）のアドレスに連続して
書き込むため、同図（ｂ）に示すようにＡ、Ｂ、Ｃ，Ｄ
のＲＡＭに順にメモリセレクト信号を出力する。なおこ
の場は奇数ラスタであり、偶数ラスタの場合はＣＤＢΔ
のＲＡＭに順にメモリセレクト信号を出力する。また縦
線の場合は（１，１）、 （２，１）、 （３，１
）−−−のアドレスに連続して書き込むため同図（Ｃ）
に示ずようにＡ。
Ｃ１のＲＡＭに順にメモリセレクト信号を出力する。さ
らに斜線の場合には（１，Ｉ）、 （２，２）、
（３，３）、−−−−−一のアドレスに連続して書き込
むため同図ｆｄｌに示すようにＡ、 Ｄ、 Ｃ，Ｂ
のＲＡＭに順にメモリセレクト信号を出力する。書き込
み信号発生回路４はデコーダ２のメモリセレクト信号に
より、Ａ、Ｂ、Ｃ，Ｄの各ＲＡＭに書き込み信号を与え
、書き込み信号送出と同時に書き込み用アドレス計算回
路１ヘアドレスをカウントアンプさせるＡＤＲＵＣ信号
を送出する。第７図は書き込み信号発生回路４の回路構
成を示す図である。同図において、第５図と同一番号は
同一部分を表し、５は６Ｑｎｓの周期クロック発生回路
。
らに斜線の場合には（１，Ｉ）、 （２，２）、
（３，３）、−−−−−一のアドレスに連続して書き込
むため同図ｆｄｌに示すようにＡ、 Ｄ、 Ｃ，Ｂ
のＲＡＭに順にメモリセレクト信号を出力する。書き込
み信号発生回路４はデコーダ２のメモリセレクト信号に
より、Ａ、Ｂ、Ｃ，Ｄの各ＲＡＭに書き込み信号を与え
、書き込み信号送出と同時に書き込み用アドレス計算回
路１ヘアドレスをカウントアンプさせるＡＤＲＵＣ信号
を送出する。第７図は書き込み信号発生回路４の回路構
成を示す図である。同図において、第５図と同一番号は
同一部分を表し、５は６Ｑｎｓの周期クロック発生回路
。
（ｊはＲＡＭ−Ａの書き込み信号発生回路、１ｏ。
１１．１２はフィリップフロップ（以下ＦＦと称ず）、
１４．１６，１８．２０はアントゲート。
１４．１６，１８．２０はアントゲート。
１５．１７はインパーク、１９ばオアゲートである。な
お、７．８．９はＲＡＭ−Ｂ、Ｃ，Ｄの書き込め信号発
生回路であり、その回路構成はＲＡＭ−への書き込み信
号発生回路６と同じであるので詳ｉｎ＋図は省略しであ
る。以下ＲＡＭ−Ａの書き込め信号発生回路について説
明する。第８図は書き込ｂ ４’ｔ’ｒ号発生回路の動
作を説明するだめのタイムチャートである。同図（ａｌ
はデコーダ２より入力されるΔ、Ｂ、Ｃ，Ｄの各ＲＡＭ
のメモリセレクト信号を表わす。例えば横線を書き込む
場合はＡＩ） ＲＵ Ｃクロック信号か６０ｎｓごとに
発生しＡ。
お、７．８．９はＲＡＭ−Ｂ、Ｃ，Ｄの書き込め信号発
生回路であり、その回路構成はＲＡＭ−への書き込み信
号発生回路６と同じであるので詳ｉｎ＋図は省略しであ
る。以下ＲＡＭ−Ａの書き込め信号発生回路について説
明する。第８図は書き込ｂ ４’ｔ’ｒ号発生回路の動
作を説明するだめのタイムチャートである。同図（ａｌ
はデコーダ２より入力されるΔ、Ｂ、Ｃ，Ｄの各ＲＡＭ
のメモリセレクト信号を表わす。例えば横線を書き込む
場合はＡＩ） ＲＵ Ｃクロック信号か６０ｎｓごとに
発生しＡ。
Ｂ、Ｃ，［１の各メモリセレクト信号が６０ｎｓごとに
入力される。従って、ＲＡＭ−Ａの書き込み信号発生回
路４には２４０ｎｓごとにＲＡＭ−Ａのメモリセレクト
信号が入力される。このメモリセレクト信号言号はイン
バータ１３アンドゲート１４を経てＦＦＩＩ、ＦＦ１２
へ人力される。さらにＦＦＩＩの反転出力とＦＦ１２の
出力がアンドゲート１６を経てＦＦ１Ｏへ入力される。
入力される。従って、ＲＡＭ−Ａの書き込み信号発生回
路４には２４０ｎｓごとにＲＡＭ−Ａのメモリセレクト
信号が入力される。このメモリセレクト信号言号はイン
バータ１３アンドゲート１４を経てＦＦＩＩ、ＦＦ１２
へ人力される。さらにＦＦＩＩの反転出力とＦＦ１２の
出力がアンドゲート１６を経てＦＦ１Ｏへ入力される。
またＦＦＩＩの反転出力はＦＦ１２のリセット信号にな
る。さらにＦＦｌ０の反転出力はアンドゲート１４へ入
力される。ここでＦＦ１２の反転出力がＲＡＭ−Ａの書
き込み信号となる。またＦＦ１２の反転出力とアンドケ
ート１４の出力とがアンドゲート１８を経てオアケー１
〜１９へ入力され、その出力と６０ｎｓのクロック信号
をアントゲート２０へ入力してＡＤＲＵＣ信号となり、
アドレスをカウントアツプする。ＲＡＭ−Ｂ、Ｃ。
る。さらにＦＦｌ０の反転出力はアンドゲート１４へ入
力される。ここでＦＦ１２の反転出力がＲＡＭ−Ａの書
き込み信号となる。またＦＦ１２の反転出力とアンドケ
ート１４の出力とがアンドゲート１８を経てオアケー１
〜１９へ入力され、その出力と６０ｎｓのクロック信号
をアントゲート２０へ入力してＡＤＲＵＣ信号となり、
アドレスをカウントアツプする。ＲＡＭ−Ｂ、Ｃ。
Ｄからも同様の信号が入力される。ＦＦｌ０．１１．１
２の出力信号のタイムチャートを第８図（ｂ）。
２の出力信号のタイムチャートを第８図（ｂ）。
（ｃｌ 、 （ｄｌ 、 （ｅｌに示す。同図（ｂｌは
ＲＡＭ−Ａ、（Ｃ１はＲＡＭ−Ｂｉｄ）はＲＡＭ−Ｃ１
ｅ）はＲＡＭ−Ｄのそれぞれの書き込め信号発生回路の
タイムチャートである。同図（ｂ）かられかるように、
ＦＦ１２の反転出力はメモリセレクト信号が入力されて
から１／４周期だけ遅れて“１”となり、そして、２４
Ｑｎｓの周期の書き込み信号となる。ＲＡＭ−Ａのサイ
クルタイムは２４０ｎｓであるから、書き込め信号が１
周期入力されるたびにデータが書き込まれる。そして同
図（Ｃ）に示すようにＲＡＭ−ＢにはＲＡ Ｍ −Ａよ
り６０ｎｓ遅れて書き込み信号が入力され、さらにＲＡ
Ｍ−Ｃ，ＲＡＭ−Ｄ、ＲＡＭ −Ａ −−−−−と５Ｑ
ｎｓづつ遅れて書き込み信号が入力される。したがって
書き込み専用プレーン全体から見ると、そのサイクルタ
イムは６０ｎｓとなり通當の４倍の高速書き込みとなる
。
ＲＡＭ−Ａ、（Ｃ１はＲＡＭ−Ｂｉｄ）はＲＡＭ−Ｃ１
ｅ）はＲＡＭ−Ｄのそれぞれの書き込め信号発生回路の
タイムチャートである。同図（ｂ）かられかるように、
ＦＦ１２の反転出力はメモリセレクト信号が入力されて
から１／４周期だけ遅れて“１”となり、そして、２４
Ｑｎｓの周期の書き込み信号となる。ＲＡＭ−Ａのサイ
クルタイムは２４０ｎｓであるから、書き込め信号が１
周期入力されるたびにデータが書き込まれる。そして同
図（Ｃ）に示すようにＲＡＭ−ＢにはＲＡ Ｍ −Ａよ
り６０ｎｓ遅れて書き込み信号が入力され、さらにＲＡ
Ｍ−Ｃ，ＲＡＭ−Ｄ、ＲＡＭ −Ａ −−−−−と５Ｑ
ｎｓづつ遅れて書き込み信号が入力される。したがって
書き込み専用プレーン全体から見ると、そのサイクルタ
イムは６０ｎｓとなり通當の４倍の高速書き込みとなる
。
また、イ（イ方向のベクトルを書き込む場合は、Ａ。
Ｃの各メモリセレクト信号が１２０ｎｓごとにデコーダ
２から入力され、ＲＡＭ−Ａ、Ｃには１２Ｑｎｓの周期
でそれぞれ書き込み信号が入力されるがＲＡＢ−ＢＤへ
は書き込み信号は入力されない。同時にＡ Ｄ ＲＵ
Ｃ信号が１２０ｎｓごとに書き込め用アドレス計算回路
１へ出力される。したがって、店、き込み専用プレーン
全体から見るとそのサイクルタイムが１２０ｎｓとなる
ため通富の２倍の高速書込みとなる。
２から入力され、ＲＡＭ−Ａ、Ｃには１２Ｑｎｓの周期
でそれぞれ書き込み信号が入力されるがＲＡＢ−ＢＤへ
は書き込み信号は入力されない。同時にＡ Ｄ ＲＵ
Ｃ信号が１２０ｎｓごとに書き込め用アドレス計算回路
１へ出力される。したがって、店、き込み専用プレーン
全体から見るとそのサイクルタイムが１２０ｎｓとなる
ため通富の２倍の高速書込みとなる。
（Ｇ）発明の効果
以上、詳細に説明したように、本発明によれば、複数の
ＲＡＭに順にアドレスを振り分けて書き込み専用プレー
ンを構成したため、吉き込み速度がＲＡＭの数だけ速く
なる。
ＲＡＭに順にアドレスを振り分けて書き込み専用プレー
ンを構成したため、吉き込み速度がＲＡＭの数だけ速く
なる。
また、奇数ラスターと偶数ラスターで複数のＲＡＭのア
ドレスの振り分けを変えたため、縦方向及び斜め方向の
ベクトルを書き込む場合でも各ＲＡＭのサイクルタイム
より高速にνＦき込むことができる。
ドレスの振り分けを変えたため、縦方向及び斜め方向の
ベクトルを書き込む場合でも各ＲＡＭのサイクルタイム
より高速にνＦき込むことができる。
第１図は従来の書き込み専用プレーンの構成図。
第２図、第３図は従来の画像メモリ書き込み方式を説明
するためのブロック図、第４図は本実施例の書き込み専
用プレーンの構成図、第５回目本実施例による画像メモ
リの書き込み方法を説明するためのブロック図、第６図
はデコーダの動作を説明するための図、第７図は書き込
み信号発生回路の回路構成図、第８図は居き込め信号発
生回路の動作を説明するための図である。 図面において１は書き込めアドレス計算回路。 ２はデコーダ、３は書き込みタイミング発生回路。 ４は書き込み信号発生回路、５はクロック発生回路、６
，７，８．９は各ＲＡＭに対する書き込め信号発生回路
である。 手続補正書（方式） １°Ｉ（ｌ’ｌの表小 昭４１１ ｓ’ｊｆ ’Ｒ１，ｙ；ｔ’ｒｌ）ｆｊ 第
’？Ｇ ／ ？ Ｓ’ｒ３１市止を−４る古
するためのブロック図、第４図は本実施例の書き込み専
用プレーンの構成図、第５回目本実施例による画像メモ
リの書き込み方法を説明するためのブロック図、第６図
はデコーダの動作を説明するための図、第７図は書き込
み信号発生回路の回路構成図、第８図は居き込め信号発
生回路の動作を説明するための図である。 図面において１は書き込めアドレス計算回路。 ２はデコーダ、３は書き込みタイミング発生回路。 ４は書き込み信号発生回路、５はクロック発生回路、６
，７，８．９は各ＲＡＭに対する書き込め信号発生回路
である。 手続補正書（方式） １°Ｉ（ｌ’ｌの表小 昭４１１ ｓ’ｊｆ ’Ｒ１，ｙ；ｔ’ｒｌ）ｆｊ 第
’？Ｇ ／ ？ Ｓ’ｒ３１市止を−４る古
Claims (1)
- 【特許請求の範囲】 ■）宿き込み専用プレーンと読み出し専用プレーンとを
備え、少なくとも該書き込み専用プレーンはｎ個のメモ
リで構成された画像メモリであって、前記ｎ個のメモリ
各々は、連続するｎ個のアドレスのうぢ１個のアドレス
のみが存在するようにアドレスが振り分けられ、かつ偶
数ラスターを構成するアドレスと奇数ラスターを構成す
るアドレスとではアドレスの振り分はパターンが異なる
ように予めアドレスが設定されている事を特徴とする画
像メモリ。 ２）書き込み専用プレーンと読み出し専用プレーンとを
備え、少なくとも該書き込み専用プレーンはｎ個のメモ
リで構成された画像メモリにおいて、前記ｎ個のメモリ
のうちの１個のメモリへの書き込み信号出力後、該ｎ個
のメモリのサイクルタイツ、の１／ｎの時間だけ遅れて
別のメモリへΦ書き込み信号を出力し以後該ｎ個のメモ
リのサイクルタイムの１／Ｈの時間だけ遅れて順次それ
ぞれのメモリへの書き込み信号を出力し′ζζデック書
き込むことを特徴とする前記画像メモリの書き込み方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096195A JPS59223867A (ja) | 1983-05-31 | 1983-05-31 | 画像メモリおよびその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096195A JPS59223867A (ja) | 1983-05-31 | 1983-05-31 | 画像メモリおよびその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223867A true JPS59223867A (ja) | 1984-12-15 |
Family
ID=14158510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096195A Pending JPS59223867A (ja) | 1983-05-31 | 1983-05-31 | 画像メモリおよびその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223867A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220990A (ja) * | 1986-03-20 | 1987-09-29 | 富士通株式会社 | イメ−ジフレ−ムメモリ |
| JPS6346580A (ja) * | 1986-08-13 | 1988-02-27 | Canon Inc | 画像メモリ |
| JPH02108165A (ja) * | 1988-09-27 | 1990-04-20 | Allen Bradley Co Inc | 映像イメージ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
| JPS5714957A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Memory device |
-
1983
- 1983-05-31 JP JP58096195A patent/JPS59223867A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
| JPS5714957A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220990A (ja) * | 1986-03-20 | 1987-09-29 | 富士通株式会社 | イメ−ジフレ−ムメモリ |
| JPH0636144B2 (ja) * | 1986-03-20 | 1994-05-11 | 富士通株式会社 | イメ−ジフレ−ムメモリ |
| JPS6346580A (ja) * | 1986-08-13 | 1988-02-27 | Canon Inc | 画像メモリ |
| JPH02108165A (ja) * | 1988-09-27 | 1990-04-20 | Allen Bradley Co Inc | 映像イメージ処理装置 |
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