JP2002502049A - 画像データブロックを走査線に変換する方法および装置 - Google Patents

Abstract

(57)【要約】 本発明によれば特別な読み出しおよび書き込みのアドレス指定により、変換のために必要とされるメモリのサイズを半分にすることができる。その理由は、さもなければ同時に書き込みアクセスと読み出しアクセスゆえに必要とされてしまういわゆるメモリの二重化を避けることができる。

Description

【発明の詳細な説明】

【０００１】 本発明は、たとえば画素（ピクセル）に対する輝度情報と色情報を含み、ライ
ン方向に時間的に順次連続する画像データブロックを、以下のようにして画像ラ
インないしは走査線に変換する方法ないしは装置に関する。すなわちこの場合、
それらの画像データブロックの各書き込み動作の間に、１つの走査線のピクセル
に関する情報が時間的に正しい順序でメモリから読み出されるよう、走査線に変
換する。

【０００２】 アメリカ合衆国特許 5, 563, 623 により、アクティブにアドレス指定可能な 表示ユニットの制御と関連したこの種の方法ないしは装置が知られている。

【０００３】 オブジェクトベースであるこれからのビデオ規格ＭＰＥＧ−４の場合、先行画
像のオブジェクト用の付加的なメモリが予測のために必要とされる。その理由は
、表示すべき画像が様々な画像オブジェクトの合成により構成されていて、もは
やそれらを完全にそしてそのまま表していないからである。したがって２つの別
個のメモリが必要とされ、つまり画像データブロック格納用のいわゆるフレーム
バッファと画像オブジェクト用のメモリが必要とされ、このことは以前のビデオ
規格よりも大きいハードウェアコストのかかることを意味する。

【０００４】 本発明が基礎とする課題は、画像データブロックを画像ラインないしは走査線
に変換する方法および装置において、全体的な所要メモリができるかぎり僅かに
抑えられるようにすることである。

【０００５】 この課題は、方法については請求項１の特徴により解決され、装置については
請求項２の特徴により解決される。

【０００６】 他の請求項には本発明による装置の有利な実施形態が示されている。

【０００７】 次に、図面に示された実施例に基づき本発明について詳しく説明する。

【０００８】 図１は、データ構造とメモリのアドレス指定について示す図である。

【０００９】 図２は、本発明による方法を説明するためのフローチャートである。

【００１０】 図３は、本発明による方法を実施するための装置を示すブロック図である。

【００１１】 図４は、図３による入力アドレス発生器の機能を説明するためのブロック図で
ある。

【００１２】 図５は、図３による出力アドレス発生器について説明するためのブロック図で
ある。

【００１３】 本発明の基礎とする課題は、メモリを複数の画像ブロックから成る１つのライ
ンを格納できるような大きさに選定すればよいように構成して、画像ブロックデ
ータをメモリに書き込み、走査線をメモリから読み出すことによって解決される
。

【００１４】 図１の第１の部分には、画像ブロックライン１．．．３６から成る１つの画像
Ｂが描かれており、その際、各画像ブロックラインは４４個の画像ブロックを有
している。画像ブロックライン１の画像ブロックには参照符号１．１，．．．，
１．４４が付されており、画像ブロックライン２の画像ブロックには参照符号２
．１，．．．，２．４４が、そして画像ブロックライン３６の最後のブロックに
は参照符号３６．４４が付されている。各画像ブロックは、画像ブロック１．１
に実例として示されているように、Ｍ＝１６ワードＷ₁．．．Ｗ₁₆を有している 。ここに示されている実例では、輝度情報と色情報のために部分画像（フレーム
）ごとに７０４×５７６個の画素と４：２：２のフォーマットをもつＣＣＩＲ−
６０１規格を採用している。図１の下部にはこのことが実例としてワードＷ_nと して示されており、この場合、１６個のピクセルに関する画像情報が８個のカラ
ムＳＰ１．．．ＳＰ８に分割されている。これによればカラムＳＰ１は２つの輝
度情報Ｙ０，Ｙ１と２つの色差値Ｕ０、Ｖ０を有しており、カラムＳＰ８は２つ
の輝度値Ｙ１４，Ｙ１５と２つの色差値Ｕ７，Ｖ７を有している。したがって１
つの画像ブロック内における１つのワードの各ラインは１６個のピクセルのデー
タを有しており、その際、それぞれ２つのピクセルが２つの色差値により表され
る１つの共通の色を分けている。

【００１５】 さらに図１における上方の第１の部分において画像ブロックライン２，３に実
例としてトリオ（Tripel）Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２が示されている。こ
の場合、トリオＴ２１は画像ブロック２．１、２．２、２．３から成り、トリオ
Ｔ２２は画像ブロック２．４、２．５、２．６から成り、トリオＴ３１はブロッ
ク３．１，３．２、３．３から成り、さらにトリオＴ３２は画像データブロック
３．４、３．５、３．６から成る。

【００１６】 図１の第２の部分にはメモリブロックＭ₁．．．Ｍ₄₈をもつメモリＭが描かれ ており、それぞれ３つのメモリブロックＭ₁，Ｍ₂，Ｍ₃からＭ₄₆，Ｍ₄₇，Ｍ₄₈ま でが、メモリトリオＴＭ１からメモリブロックトリオＴＭ１６にまとめられてい
る。図１の第３の部分には走査線Ｌ₁．．．Ｌ₅₇₆をもつビデオ画像Ｖが示されて
おり、この場合、走査線Ｌ₁は走査線始端でピクセルＰ１を有しており、走査線 終端でピクセル７０４を有している。

【００１７】 １つのメモリブロックは、たとえば１６×１６個のピクセルを格納可能なメモ
リ領域をもつことができる。メモリブロックを有利には１つの画像ブロックに精
確に対応させることができるが、基本的に他のサイズのメモリブロックでも可能
である。

【００１８】 図２には、実例として挙げた方法を説明するためのフローチャートが示されて
いる。そこに示されているように、まずはじめに第１のステップにおいて、画像
Ｂの第１のブロックライン１におけるすべての画像ブロック１．１．．．１．４
４が計算され、メモリＭに格納される。ついで第２のステップにおいて、第１の
走査線Ｌ₁がメモリＭの第１のラインとしてメモリブロックＭ４４まで出力され る。第１の走査線Ｌ₁が出力されるとただちに、それぞれメモリブロックの第１ のラインを、画像Ｂにおける次のブロックライン２の最初の３つの画像ブロック
２．１、２．２、２．３によってすでに書き込むことができる。これらはインタ
リーブされて格納され、つまり図１の第２の部分に記載されているように、第１
のメモリブロックトリオＴＭ１内に、第１のトリオＴ２１における最初のワード
Ｗ₁（２．１）．．．，Ｗ₁（２．３）が格納され、メモリブロックトリオＴＭ２
内に、第１のトリオにおける２番目のワードＷ₂（２．１）．．．Ｗ₂（２．３）
が、さらに第１のトリオにおける１６番目のワードＷ₁₆（２．１），．．．，Ｗ ₁₆ （２．３）がメモリブロックトリオＴＭ１６内に格納される。第２の走査線Ｌ ₂ が出力されるとただちに、メモリブロックのそれぞれ２番目のラインを次のブ ロックライン２における次のトリオＴ２２により書き込むことができる。これも
同様にインタリーブされて格納される。これと同時に第３の走査線Ｌ₃が出力さ れる。ｍ＝１６のすべての走査線が出力され、ないしは第２の走査線のｋ＝ｍで
あるすべてのトリオが書き込まれると、メモリ全体つまりメモリブロックＭ₁． ．．Ｍ₄₈がすでに再び次のｍ＝１６のラインのためのデータで満たされる。しか
しこれらの走査線は「ブロックごとに」格納される。第１のメモリブロックトリ
オＴＭ１内には、第２の画像ブロックライン２における第１のラインつまりワー
ドＷ₁（２．１）．．．Ｗ₁（２．４４）が存在する。相応に走査線１７を、第１
のメモリブロックトリオＴＭ１のラインごとの読み出しにより行うことができる
。ついでメモリブロックトリオＴＭ２が読み出され、同時に第３のブロックライ
ンのトリオＴ３１がメモリブロックトリオＴＭ１に書き込まれる。相応に、トリ
オＴＭ１６までのその他のメモリブロックトリオも読み出され、それに応じて第
３のブロックラインにおけるトリオが書き込まれる。すべてのメモリブロックが
読み出され、新たな画像ブロックにより書き込まれると、この方法が最初から始
められ、ブロックライン３，４が走査線３３〜６４等に変換される。ｚ＝５７６
個の走査線の場合、上述の部分的な方法を第２のステップからｚ／２*ｍ＝１８ 回、繰り返す必要があり、その際、当然ながら最後の実行時には次の走査線の記
憶は行われない。

【００１９】 図３には、先に挙げた方法を実施するためのブロック回路が描かれており、こ
れにはメモリＭ、入力アドレス発生器ＥＡＧ、書き込みスイッチング機構ＳＳＷ
、出力アドレス発生器ＡＡＧ、ならびに読み出しスイッチング機構ＬＳＷがクロ
ック供給装置ＣＬＫとともに設けられている。このクロック供給装置ＣＬＫは、
入力アドレス発生器ＥＡＧ、書き込みスイッチング機構ＳＳＷ、読み出しスイッ
チング機構ＬＳＷ、ならびに出力アドレス発生器ＡＧと接続されている。入力ア
ドレス発生器は、書き込みスイッチング機構の出力信号ＭＯＤ１により制御され
、メモリＭに対する書き込みアドレスＳＡＤＲを発生する。さらに書き込みスイ
ッチング機構ＳＳＷは、メモリＭに対する書き込みアクティブ信号ＳＥＮを発生
する。書き込みスイッチング機構は読み出しスイッチング機構ＬＳＷに対し信号
ＢＺＳによって、１つの走査線が読み出されてしまったことを通報する。出力ア
ドレス発生器は読み出しスイッチング機構の出力信号ＭＯＤ２によって制御され
、メモリＭにおける読み出しアドレスＬＡＤＲを発生させる。メモリＭ内にデー
タＤＩが書き込まれ、データＤＯが読み出される。

【００２０】 オプション構成として、付加的に破線で示されているように、入力メモリＭＩ
および／またはＦｉｆｏメモリＦＩＦＯが設けられている。データＤＩを記憶さ
せるために入力メモリＭＩが設けられている場合、有利にはこれも入力アドレス
発生器により制御することができる。また、出力データＤＯを格納するためにＦ
ＩＦＯメモリが設けられているならば、これを有利には読み出しスイッチング機
構において発せられた信号ＦＩＮにより制御することができる。

【００２１】 図４には、入力アドレス発生器を実現するための可能な構成が描かれており、
これは４つのカウンタＡ，Ｂ，Ｃ，Ｄに基づいている。書き込みアドレスＳＡＤ
Ｒは、４８個のブロックをアドレス指定するための部分と、１６個のラインをア
ドレス指定するための部分と、８個のカラムをアドレス指定するための部分から
成る。８個のカラムはたとえばカウンタＤにより形成され、ラインは信号ＭＯＤ
１に依存してカウンタＣによってのみ形成されるかまたは、カウンタＢとＣによ
って形成される。ブロックアドレス指定は信号ＭＯＤ１に依存して、カウンタＡ
とＢによって行われるかまたは、カウンタＡ，Ｂ，Ｃによって行われる。この場
合、ＢまたはＢとＣの計数状態は、トリオゆえに数値３により乗算され、Ａの計
数状態に加算される。

【００２２】 読み出しアドレスＬＡＤＲ＿ＭＩも書き込みアドレスＳＡＤＲと同様、ブロッ
クをアドレス指定するための部分と、ラインをアドレス指定するための部分と、
カラムをアドレス指定するための部分を有している。カラムアドレスはカウンタ
Ｄから形成され、ラインアドレスはカウンタＣから、さらにブロックアドレスは
カウンタＡとＢの計数状態から形成され、その際、Ｂの計数状態に３が乗算され
、Ａの計数状態に加算される。

【００２３】 図５には、出力アドレス発生器を実現するための可能な構成が示されている。
この場合、４つのカウンタＡ′，Ｂ′，Ｃ′，Ｄ′から読み出しアドレスＬＡＤ
Ｒが形成され、その際に同様にアドレスの最上位ビットがブロックのアドレス指
定のために用いられ、次に低いビットがラインのアドレス指定のために用いられ
、さらに最下位ビットがカラムのアドレス指定のために用いられる。カラムのア
ドレス指定はカウンタＤ′により形成され、ラインのアドレス指定はカウンタＣ
′またはカウンタＢ′とカウンタＣ′により形成され、その際、信号ＭＯＤ２に
より切り替えが行われる。ブロックのアドレス指定は、信号ＭＯＤ２に依存して
両方のカウンタＡ′とＢ′によって、あるいはカウンタＡ′、Ｂ′、Ｃ′によっ
て行われ、この場合、カウンタＤ′の計数状態に３が乗算され、カウンタＡ′の
計数状態に加算される。

【００２４】 フレームごとに７０４×５７６個の画素をもち画像ブロックごとにｍ＝１６個
のワードという選択されたサイズをもつ冒頭で述べたＣＣＩＲ−６０１規格ゆえ
に、有利には画像データブロックのトリオすなわち３つ組とメモリブロックのト
リオすなわち３つ組を使用することができるが、他の画像フォーマットに対し基
本的に異なるｎ個の組の画像データブロックとメモリブロックも、本発明による
方法との関連で想定することができる。

【図面の簡単な説明】

【図１】 データ構造とメモリのアドレス指定について示す図である。

【図２】 本発明による方法を説明するためのフローチャートである。

【図３】 本発明による方法を実施するための装置を示すブロック図である。

【図４】 図３による入力アドレス発生器の機能を説明するためのブロック図である。

【図５】 図３による出力アドレス発生器について説明するためのブロック図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B047 AA30 AB02 AB04 EA02 EA05 EB02 EB04 EB06 EB12 5C082 AA02 BA12 BB25 BB44 DA26 DA61 MM04

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画像データブロックを走査線に変換する方法において、個々
   の画像データブロックは、ｍ個の画素に対するデータをそれぞれもつｍ個のワー
   ドを有しており、 第１のステップでまずはじめに、画像（Ｂ）の第１のブロックライン（１）の
   すべての画像データブロック（１．１．．．１．４４）を、３ｍ個のメモリブロ
   ック（Ｍ₁．．．Ｍ₄₈）から成るメモリ（Ｍ）に格納し、 第２のステップで個々の第１の別のブロックライン（２，４，．．．）の画像
   データブロックから成るすべてのトリオ（Ｔ２１，Ｔ２２，．．）について、メ
   モリ内に存在する第１または第２の別のブロックライン（１，３，．．）におい
   てまだ上書きされていないラインの１つのライン（Ｚ_k（Ｍ））を出力し、前記 第１の別のブロックライン（２，４，．．．）の画像データブロックから成る個
   々のトリオのワードを、ブロックごとに２つおきにメモリブロックに書き込み、 個々のトリオ（Ｔ２１，Ｔ２２，．．．）における最初の画像データブロック
   の最初のワード（Ｗ₁（２．１），Ｗ₁（２．４），．．．）を第１のメモリブロ
   ック（Ｍ₁）に書き込み、個々のトリオにおける第２の画像データブロックの最 初のワード（（Ｗ₁（２．２），Ｗ₁（２．５），．．．）を第２のメモリブロッ
   ク（Ｍ₂）に書き込み、個々のトリオにおける第３の画像データブロックの最初 のワード（Ｗ₁（２．３），Ｗ₁（２．６），．．．）を第３のメモリブロック（
   Ｍ₃）に書き込み、 第３のステップで、複数のメモリブロックから成る個々のトリオ（ＴＭ２１，
   ＴＭ２２，．．．）を共通にラインごとに個々の走査線（Ｌ_(t+1)*m+n）として 読み出し、これと同時に、メモリブロックにおいて個々の第２の別のブロックラ
   イン（３，５，．．．４７）の画像データブロックから成る個々のトリオ（Ｔ３
   １，Ｔ３２，．．．）を、個々の第１の別のブロックラインにおいてすでに読み
   出された画像データブロックによって書き込み、該書き込みを、個々の第１の別
   のブロックライン（２，４，．．．４８）におけるすべてのメモリブロックが読
   み出され、個々の第２の別のブロックラインがもはや存在しなくなるまで行い、 ステップ２と３を、１つの画像におけるすべてのブロックライン（１，．．．
   ，．３６）が読み込まれ、走査線（Ｌ₁．．．Ｌ₅₇₆）として出力されるまで繰り
   返すことを特徴とする、 画像データブロックを走査線に変換する方法。
2. 【請求項２】 複数の同期カウンタ（Ｚｉ）を備えた入力アドレス発生器（
   ＥＡＧ）が設けられており、該入力アドレス発生器は、書き込みスイッチング機
   構（ＳＳＷ）による第１の切替信号（ＭＯＤ１）に依存して計数状態からメモリ
   （Ｍ）に対する書き込みアドレス（ＳＡＤＲ）を形成し、 別の複数の同期カウンタ（Ｚo）を備えた出力アドレス発生器（ＡＡＧ）が設 けられており、該出力アドレス発生器は、読み出しスイッチング機構（ＬＳＷ）
   による第２の切替信号（ＭＯＤ２）に依存して、計数状態からメモリ（Ｍ）に対
   する読み出しアドレス（ＬＡＤＲ）を形成し、 書き込みスイッチング機構は第１の終了信号（ＢＺＳ）を用いて、メモリに対
   する読み出しアクティブ信号（ＳＥＮ）を形成し、ブロックラインがメモリに完
   全に書き込まれたことを読み出し回路へ通知し、 読み出しスイッチング機構も第２の終了信号（ＺＬ）を用いて、ブロックライ
   ンが読み出されたことを書き込みスイッチング機構へ通知することを特徴とする
   装置。
3. 【請求項３】 前記入力アドレス発生器は同時に入力メモリ（ＭＩ）のため
   の読み出しアドレス（ＬＡＤＲ＿ＭＩ）も成しており、該入力メモリからメモリ
   （Ｍ）のための画像データブロックを呼び出し可能である、請求項２記載の装置
   。
4. 【請求項４】 前記読み出しスイッチング機構（ＬＳＷ）はＦＩＦＯメモリ
   （ＦＩＦＯ）のための制御信号（ＦＩＮ）を付加的に供給し、該ＦＩＦＯメモリ
   へ前記メモリ（Ｍ）から走査線を読み出し可能である、請求項２または３記載の
   装置。