KR20010034420A - 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한방법 및 장치 - Google Patents

이미지 데이터 블록을 이미지 라인으로 변환시키기 위한방법 및 장치 Download PDF

Info

Publication number
KR20010034420A
KR20010034420A KR1020007008191A KR20007008191A KR20010034420A KR 20010034420 A KR20010034420 A KR 20010034420A KR 1020007008191 A KR1020007008191 A KR 1020007008191A KR 20007008191 A KR20007008191 A KR 20007008191A KR 20010034420 A KR20010034420 A KR 20010034420A
Authority
KR
South Korea
Prior art keywords
block
memory
image
line
read
Prior art date
Application number
KR1020007008191A
Other languages
English (en)
Inventor
크리스토프 헤어
믈라덴 베레코빅
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20010034420A publication Critical patent/KR20010034420A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Image Input (AREA)
  • Image Processing (AREA)

Abstract

본 발명은 동시 기록 및 판독으로 인해 요구되는 소위 메모리의 "2배화"가 필요없게 됨으로써, 변환에 필요한 메모리의 크기가 반분되는 특별한 기록 및 판독 어드레싱 기술을 제공한다.

Description

이미지 데이터 블록을 이미지 라인으로 변환시키기 위한 방법 및 장치 {METHOD AND DEVICE FOR CONVERTING IMAGE DATA BLOCKS INTO IMAGE LINES}
미국 특허 제 5,563,623호에는 액티브 어드레싱 가능한 디스플레이 장치의 제어와 관련해서 이러한 방법 및 장치가 공지되어 있다.
미래의 비디오 표준 MPEG-4에서는 예측을 위해 선행 이미지의 대상물에 대한 메모리가 부가로 필요한데, 그 이유는 디스플레이될 이미지가 상이한 이미지 대상물의 합성으로 형성되며 이것을 완전하게 그리고 변함 없이 나타내지 않기 때문이다. 따라서, 2개의 별도의 메모리가 필요하다. 즉, 이미지 데이터 블록을 기록하기 위한 소위 프레임 버퍼, 및 이미지 대상물용 메모리가 필요하다. 이것은 이전의 비디오 표준에 비해 많은 하드웨어 비용을 의미한다.
본 발명은 이미지 데이터 블록을 기록하는 동안 하나의 이미지 라인의 화소에 대한 정보가 정확한 순서로 메모리로부터 출력되는 방식으로, 예컨대 화소(픽셀)의 휘도 및 색 정보를 포함하는, 라인 방향으로 시간적으로 연속하는 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한 방법 및 장치에 관한 것이다.
도 1은 데이터 구조 및 메모리 어드레싱을 설명하기 위한 도면,
도 2는 방법을 설명하기 위한 플로우 챠트,
도 3은 방법을 실시하기 위한 장치의 블록 회로도,
도 4는 도 3의 입력 어드레스 제너레이터의 동작을 설명하기 위한 블록 회로도,
도 5는 도 3의 출력 어드레스 제너레이터를 설명하기 위한 블록 회로도이다.
본 발명의 목적은 전체 메모리 필요가 가급적 적은, 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한 방법 및 장치를 제공하는 것이다.
상기 목적은 방법에 관련해서는 청구항 제 1항의 특징에 의해 달성되고, 장치에 관련해서는 청구항 제 2항의 특징에 의해 달성된다.
청구범위 종속항은 본 발명에 따른 장치의 바람직한 실시예를 제시한다.
이하, 본 발명을 첨부된 도면에 도시된 실시예를 참고로 구체적으로 설명한다.
상기 목적은 본 발명에 따라 메모리가 이미지 블록의 하나의 라인을 기록할 수 있을 정도로만 설계되도록, 이미지 블록 데이터가 메모리에 기록되고 이미지 라인이 메모리로부터 판독됨으로써 달성된다. 따라서, 동시 기록 및 판독 동작으로 인한 메모리의 소위 2배화가 필요없다.
도 1의 제 1 부분에는 이미지 블록 라인 1...36으로 이루어진 이미지(B)가 도시된다. 각각의 이미지 블록 라인은 44개의 이미지 블록을 포함한다. 이미지 블록 라인(1)의 이미지 블록은 1.1, ..., 1.44로 표시되고, 이미지 블록 라인(2)의 이미지 블록은 2.1, ..., 2.44로 표시되며 이미지 블록(36)의 마지막 블록은 36.44 로 표시된다. 각각의 이미지 블록은 이미지 블록 1.1에 예시적으로 도시된 바와 같이 M = 16 워드(W1) ... (W16)를 포함한다. 여기에 설명된 실시예는 프레임 당 704 x 576 화소 및 휘도 및 색 정보에 대한 4:2:2 포맷을 가진 CCIR-601 표준을 전제로 한다. 도 1의 하부 부분에는 이것이 워드(Wn)에 예시적으로 도시된다. 여기서는 16 화소에 대한 이미지 정보가 8개의 열(SP1) ... (SP8)로 세분되며, 열(SP1)은 2개의 휘도 정보(Y0) 및 (Y1) 및 2개의 색차값(U0) 및 (V0)을 포함하고, 열(SP8)은 2개의 휘도값(Y14) 및 (Y15) 및 2개의 색차값(U7) 및 (V7)을 포함한다. 따라서, 이미지 블록의 워드의 각각의 라인은 16 화소의 데이터를 포함하고, 2개의 색차값으로 표시되는 하나의 공통 색이 2개의 화소에 나눠진다.
또한, 도 1의 제 1 상부 부분에서 이미지 블록 라인(2) 및 (3)에는 트리플(T21), (T22), (T31) 및 (T32)이 예시적으로 도시된다. 트리플(T21)은 이미지 블록(2.1), (2.2) 및 (2.3)으로 이루어지고, 트리플(T22)은 이미지 블록(2.4), (2.5) 및 (2.6)으로 이루어지며, 트리플(T31)은 블록(3.1), (3.2) 및 (3.3)으로 이루어지고, 트리플(T32)은 이미지 데이터 블록(3.4), (3.5) 및 (3.6)으로 이루어진다.
도 1의 제 2 부분에는 메모리 블록(M1) ... (M48)을 가진 메모리(M)가 도시된다. 3개의 메모리 블록(M1), (M2) 및 (M3)이 (M46), (M47) 및 (M48)까지 메모리 트리플(TM1)로 메모리 블록 트리플(TM16)까지 통합된다. 도 1의 제 3 부분에는 이미지 라인(L1) ... (L576)을 가진 비디오 이미지(V)가 도시된다. 이미지 라인(L1)은 처음에 화소(P1)을 그리고 라인의 끝에 화소(704)를 포함한다.
하나의 메모리 블록은 예컨대 16 x 16 화소를 기록할 수 있는 메모리 영역을 나타낸다. 메모리 블록은 바람직하게는 정확히 하나의 이미지 블록에 상응할 수 있으나, 다른 크기의 메모리 블록도 가능하다.
도 2에는 예시된 방법을 설명하기 위한 플로우 챠트가 도시된다. 여기에 나타나는 바와 같이, 먼저 제 1 단계에서 이미지(B)의 제 1 블록 라인(1)의 모든 이미지 블록(1.1) ... (1.44) 이 계산되고 메모리(M)에 저장된다. 그리고 나서, 제 2 단계에서 제 1 이미지 라인(L1)이 메모리(M)의 제 1 라인으로서 메모리 블록(M44)까지 출력된다. 제 1 라인(L1)이 출력되었으면, 메모리 블록의 제 1 라인이 이미지(B)의 다음 블록 라인(2)의 처음 3개의 이미지 블록(2.1), (2.2) 및 (2.3)으로 기록될 수 있다. 이것은 엇갈리게 저장된다. 즉, 도 1의 제 2 부분에 도시된 바와 같은 제 1 메모리 블록 트리플(TM1)에는 제 1 트리플(T21)의 제 1 워드 W1(2.1), ..., W1(2.3)가, 메모리 블록 트리플(TM2)에는 제 1 트리플의 제 2 워드 W2(2.1) ... W2(2.3)가, 메모리 블록 트리플(TM16)에 제 1 트리플의 제 16 워 드 W16(2.1), ..., W16(2.3)까지 저장된다. 제 2 라인(L2)이 출력되었으면, 메모리 블록의 제 2 라인이 다음 블록 라인(2)의 다음 트리플(T22)로 기록될 수 있다. 이것도 상응하는 방식으로 엇갈려 저장된다. 동시에, 제 3 이미지 라인(L3)이 출력된다. 총 m = 16 이미지 라인이 출력되거나 또는 제 2 이미지 라인의 총 k = m 트리플이 기록되면, 모든 메모리, 즉 메모리 블록 M1... M48이 다시 다음 m = 16 라인에 대한 데이터로 채워진다. 물론, 상기 이미지 라인은 "블록별로" 저장된다. 제 1 메모리 블록 트리플(TM1)에는 제 2 이미지 블록 라인(2)의 제 1 라인, 즉 워드 W1(2.1) ... W1(2.44)가 놓인다. 이미지 라인(17)은 제 1 메모리 블록 트리플(TM1)의 라인별 판독에 의해 상응하게 수행할 수 있다. 그리고 나서, 메모리 블록 트리플(TM2)이 판독되고 동시에 제 3 블록 라인의 트리플(T31)이 메모리 블록 트리플(TM3)에 기록된다. 다른 메모리 블록 트리플도 트리플(TM16)까지 상응하게 판독되고 제 3 블록 라인의 트리플이 상응하게 기록된다. 모든 메모리 블록이 판독되고 새로운 메모리 블록으로 기록되면, 프로세스가 새로이 시작되고 블록 라인(3) 및 (4)이 이미지 라인(33) 내지 (64)으로 변환될 수 있다. z = 576 이미지 라인의 경우, 전술한 분할 방법이 제 2 단계부터 z/2*m = 18번 수행되어야 하고, 마지막 과정에서는 다른 블록 라인의 저장이 이루어지지 않는다.
도 3에는 전술한 방법을 실시하기 위한 회로의 블록도가 도시된다. 회로는 메모리(M), 입력 어드레스 제너레이터(EAG), 기록 스위칭 장치(SSW), 출력 어드레스 제너레이터(AAG), 판독 스위칭 장치(LSW) 및 클록 공급 장치(CLK)를 포함한다. 클록 공급 장치(CLK)는 입력 어드레스 제너레이터(EAG), 기록 스위칭 장치(SSW), 판독 스위칭 장치(LSW) 및 출력 어드레스 제너레이터(AAG)에 접속된다. 입력 어드레스 제너레이터는 기록 스위칭 장치의 출력 신호(MOD1)에 의해 제어되고 메모리(M)에 대한 기록 어드레스(SADR)을 발생시킨다. 또한, 기록 스위칭 장치(SSW)는 메모리(M)에 대한 기록 활성화 신호(SEN)를 발생시킨다. 기록 스위칭 장치는 신호(BZS)를 이용해서 하나의 블록 라인이 기록되었다는 것을 판독 스위칭 장치(LSW)에 알리고, 판독 스위칭 장치(LSW)는 신호(ZL)를 이용해서 하나의 이미지 라인이 판독되었다는 것을 기록 스위칭 장치(SSW)에 알린다. 출력 어드레스 제너레이터는 판독 스위칭 장치의 출력 신호(MOD2)에 의해 제어되고 메모리(M)에 판독 어드레스(LADR)를 발생시킨다. 데이터(DI)가 메모리(M)에 기록되고 데이터(DO)는 판독된다.
선택적으로 파선으로 표시된 입력 메모리(MI) 및/또는 FIFO 메모리(FIFO)가 부가로 제공된다. 입력 메모리(MI)가 데이터(DI)의 저장을 위해 제공되면, 이것은 바람직하게는 입력 어드레스 제너레이터에 의해 제어될 수 있다. FIFO 메모리가 출력 데이터(DO)의 기록을 위해 제공되면, 이것은 바람직하게는 판독 스위칭 장치에서 발생된 신호(FIN)에 의해 제어될 수 있다.
도 4에는 4개의 카운터(A), (B), (C) 및 (D)로 입력 어드레스 제너레이터를 구현하기 위한 가능성을 나타낸다. 기록 어드레스(SADR)는 48 블록의 어드레싱을 위한 부분, 16행의 어드레싱을 위한 부분 및 8열의 어드레싱을 위한 부분으로 이루어진다. 8열은 예컨대 카운터(D)에 의해 형성되고, 행은 신호(MOD1)에 따라 카운터(C)에 의해 또는 카운터(B) 및 (C)에 의해 형성된다. 블록 어드레싱은 신호(MOD1)에 따라 카운터(A) 및 (B)에 의해 또는 카운터(A), (B) 및 (C)에 의해 이루어진다. 카운터(B) 또는 카운터(B) 및 (C)의 계수는 트리플로 인해 수 3과 곱해지고 카운터(A)의 계수에 가산된다.
하나의 판독 어드레스(LADR_MI)는 기록 어드레스(SADR)와 마찬가지로 블록의 어드레싱을 위한 부분, 행의 어드레싱을 위한 부분 및 열의 어드레싱을 위한 부분을 포함한다. 열 어드레스는 카운터로부터 형성되고, 행 어드레스는 카운터(C)로부터 형성되며 블록 어드레스는 카운터(A) 및 (B)의 계수로부터 형성되고, 카운터(B)의 계수는 3과 곱해지고 카운터(A)의 계수에 가산된다.
도 5에는 출력 어드레스 제너레이터를 구현하기 위한 가능성이 도시된다. 여기서는 4개의 카운터(A'), (B'), (C') 및 (D')로부터 판독 어드레스(LADR)가 형성되고, 어드레스의 최상위 비트는 블록의 어드레싱을 위해, 그 다음 비트는 행의 어드레싱을 위해 그리고 최하위 비트는 열의 어드레싱을 위해 사용된다. 열 어드레싱은 카운터(D')에 의해, 행 어드레싱은 카운터(C') 또는 카운터(B') 및 카운터(C')에 의해 형성된다. 전환은 신호(MOD2)에 의해 이루어진다. 블록 어드레싱은 신호(MOD2)에 따라 또는 카운터(A') 및 (B')에 의해 또는 카운터(A'), (B') 및 (C')에 의해 이루어진다. 카운터(D')의 계수는 3과 곱해지고 카운터(A')의 계수에 가산된다.
프레임 당 704 x 576 화소 및 이미지 블록 당 m = 16 워드의 선택된 크기를 가진 전술한 CCIR-601 표준으로 인해, 이미지 데이터 블록의 트리플 및 메모리 블록의 트리플이 사용되는 것이 바람직하지만, 이 방법과 관련해서 다른 이미지 포맷, 즉 이미지 데이터 블록 및 메모리 블록의 다른 n-투플(tuple)이 사용될 수도 있다.

Claims (4)

  1. 각각의 이미지 데이터 블록이 m 화소에 대한 데이터를 가진 m 워드를 포함하는 방식의, 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한 방법에 있어서,
    - 제 1 단계에서, 이미지(B)의 제 1 블록 라인(1)의 모든 이미지 데이터 블록(1.1 ... 1.44)이 3m 메모리 블록(M1... M48)으로 이루어진 메모리(M)에 저장되고,
    - 제 2 단계에서, 각각의 제 1 부가 블록 라인(2, 4, ...)의 이미지 데이터 블록의 모든 트리플(T21, T22,...)에 대해, 메모리에 있는 제 1 또는 제 2 부가 블록 라인(1, 3, ...)의 오버라이트되지 않은 라인 중 하나의 라인(Zk(M))이 이미지 라인(Lt*m+n)으로 출력되고 제 1 부가 블록 라인(2, 4,...)의 이미지 데이터 블록의 각각의 트리플의 워드가 블록별로 제 3 메모리 블록에 기록되며, 각각의 트리플(T21, T22, ...)의 제 1 이미지 데이터 블록의 제 1 워드(W1(2.1), W1(2.4),...)가 제 1 메모리 블록(M1)에, 각각의 트리플의 제 2 이미지 데이터 블록의 제 1 워드(W1(2.2), W1(2.5),...)가 제 2 메모리 블록(M2)에 그리고 각각의 트리플의 제 3 이미지 데이터 블록의 제 1 워드(W1(2.3), W1(2.6),...)가 제 3 메모리 블록(M3)에 기록되고,
    - 제 3 단계에서, 메모리 블록의 각각의 트리플(TM21, TM22, ...)이 공통으로 라인별로 각각의 이미지 라인(L(t+1)*m+n)으로 판독되고 동시에 제 2 부가 블록 라인(3, 5,...47)의 이미지 데이터 블록의 각각의 트리플(T31, T32,...)이 메모리 블록에서, 제 1 부가 블록 라인(2, 4,...48)의 모든 메모리 블록이 판독되고 제 2 부가 블록 라인이 더 이상 존재하지 않을 때까지, 제 1 부가 블록 라인의 이미 판독된 이미지 데이터 블록으로 기록되고,
    - 이미지의 모든 블록 라인(1, ..., 36)이 판독되어 이미지 라인(L1...L576)으로 출력될 때까지, 상기 단계들이 2번 및 3번 반복되는 것을 특징으로 하는 방법.
  2. 제 1항에 따른 방법을 실시하기 위한 장치에 있어서,
    - 다수의 동기 카운터(Zi)를 가진 입력 어드레스 제너레이터(EA6)를 포함하고; 상기 입력 어드레스 제너레이터는 기록 스위칭 장치(SSW)의 제 1 전환 신호(MOD1)에 따라 카운터 계수로부터 메모리(M)용 기록 어드레스(SADR)를 형성하며,
    - 다수의 부가 동기 카운터(Zo)를 가진 출력 어드레스 제너레이터(AAG)를 포함하고; 상기 출력 어드레스 제너레이터는 판독 스위칭 장치(LSW)의 제 2 전환 신호(MOD2)에 따라 카운터의 계수로부터 메모리(M)용 판독 어드레스(LADR)를 형성하며,
    - 기록 스위칭 장치가 메모리의 판독 활성화 신호(SEN)를 형성하고 제 1 말단 신호(BZS)를 이용해서, 하나의 블록 라인이 완전히 메모리에 기록되었음을 판독 회로에 알리고,
    - 판독 기록 장치가 제 2 말단 신호(ZL)를 이용해서 하나의 이미지 라인이 판독되었음을 기록 스위칭 장치에 알리는 것을 특징으로 하는 장치.
  3. 제 2항에 있어서,
    상기 입력 어드레스 제너레이터가 동시에 입력 메모리(MI)의 판독 어드레스(LADR_MI)를 형성하고, 상기 입력 메모리로부터 메모리(M)용 이미지 데이터 블록이 호출될 수 있는 것을 특징으로 하는 장치.
  4. 제 2항 또는 3항에 있어서,
    상기 판독 스위칭 장치(LSW)가 부가로 FIFO 메모리(FIFO)용 제어 신호(FIN)을 공급하며, 이미지 라인이 메모리(M)로부터 상기 FIFO 메모리내로 판독될 수 있는 것을 특징으로 하는 장치.
KR1020007008191A 1998-01-27 1999-01-07 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한방법 및 장치 KR20010034420A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19803027 1998-01-27
DE19803027.4 1998-01-27
PCT/DE1999/000013 WO1999038332A1 (de) 1998-01-27 1999-01-07 Verfahren und vorrichtung zur konvertierung von bilddatenblöcken_in bildzeilen

Publications (1)

Publication Number Publication Date
KR20010034420A true KR20010034420A (ko) 2001-04-25

Family

ID=7855780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007008191A KR20010034420A (ko) 1998-01-27 1999-01-07 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한방법 및 장치

Country Status (4)

Country Link
EP (1) EP1051854A1 (ko)
JP (1) JP2002502049A (ko)
KR (1) KR20010034420A (ko)
WO (1) WO1999038332A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2367489B1 (es) 2008-04-04 2012-09-07 Rothenberger, S.A. Curvatubos de accionamiento manual.

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359694A (en) * 1992-07-27 1994-10-25 Teknekron Communications Systems, Inc. Method and apparatus for converting image data
US5446560A (en) * 1993-05-12 1995-08-29 Ricoh Company, Ltd Method and apparatus for raster to block and block to raster pixel conversion
US5581310A (en) * 1995-01-26 1996-12-03 Hitachi America, Ltd. Architecture for a high definition video frame memory and an accompanying data organization for use therewith and efficient access therefrom
JPH10143131A (ja) * 1996-11-06 1998-05-29 Toshiba Corp 復号画像表示装置とその表示メモリ制御方法
AU9388298A (en) * 1997-09-19 1999-04-12 Sony Electronics Inc. Motion compensated digital video decoding with buffered picture storage memory map
US6104416A (en) * 1997-11-18 2000-08-15 Stmicroelectronics, Inc. Tiling in picture memory mapping to minimize memory bandwidth in compression and decompression of data sequences

Also Published As

Publication number Publication date
EP1051854A1 (de) 2000-11-15
WO1999038332A1 (de) 1999-07-29
WO1999038332A9 (de) 1999-10-28
JP2002502049A (ja) 2002-01-22

Similar Documents

Publication Publication Date Title
US4633441A (en) Dual port memory circuit
US5587726A (en) Method and apparatus for increasing the speed of operation of a double buffered display system
EP0097778A2 (en) Digital storage
JPH0327119B2 (ko)
US4912658A (en) Method and apparatus for addressing video RAMS and refreshing a video monitor with a variable resolution
US6031546A (en) Image processing apparatus and method
JPH02277377A (ja) パターン縮小方法およびその方法を実施する装置
KR20010034420A (ko) 이미지 데이터 블록을 이미지 라인으로 변환시키기 위한방법 및 장치
US4648032A (en) Dual purpose screen/memory refresh counter
JPH06102837A (ja) 液晶表示装置の駆動回路
US5323175A (en) Screen display element
KR20080059042A (ko) 노광 데이터 작성 장치
JP2006146860A (ja) データ転置装置および方法
US5504503A (en) High speed signal conversion method and device
JPH06167958A (ja) 記憶装置
US5767831A (en) Dot-matrix display for screen having multiple portions
US5678035A (en) Image data memory control unit
KR20000018627A (ko) 높은 멀티 비트 자유도의 반도체 메모리장치
JP2735058B2 (ja) ビデオ表示用メモリ
JPS648335B2 (ko)
US20060033726A1 (en) Driving method, driving circuit and driving apparatus for a display system
JPH11259037A (ja) 画像表示方法および画像表示装置
KR100206580B1 (ko) 액정 표시 장치의 4분주 데이타를 위한 메모리 장치
US5638094A (en) Method and apparatus for displaying motion video images
KR0147666B1 (ko) 비디오 시스템의 화면 생성장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application