JPH0441835B2 - - Google Patents
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- JPH0441835B2 JPH0441835B2 JP58238202A JP23820283A JPH0441835B2 JP H0441835 B2 JPH0441835 B2 JP H0441835B2 JP 58238202 A JP58238202 A JP 58238202A JP 23820283 A JP23820283 A JP 23820283A JP H0441835 B2 JPH0441835 B2 JP H0441835B2
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- JP
- Japan
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- bit
- data
- bits
- memory
- ram
- Prior art date
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- 239000000872 buffer Substances 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- XBDRAUPLGHAFCU-UHFFFAOYSA-N 3-[6-amino-5-(6-ethoxynaphthalen-2-yl)pyridin-3-yl]-n-[2-(dimethylamino)ethyl]benzamide Chemical compound C1=CC2=CC(OCC)=CC=C2C=C1C(C(=NC=1)N)=CC=1C1=CC=CC(C(=O)NCCN(C)C)=C1 XBDRAUPLGHAFCU-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイスプレイ装置への画像表示に適
したビツトアクセスメモリ装置に関するものであ
る。
したビツトアクセスメモリ装置に関するものであ
る。
従来例の構成とその問題点
近年、コンピユータの発展と共にグラフイツク
デイスプレイを用いて高速な拡大，縮小，移動，
回転などの図形処理やイメージ処理に対する要望
が高まつてきており、又、画像情報が多様化して
くるにしたがつて汎用性の高いグラフイツクデイ
スプレイが望まれている。そのために、ビツト・
マツプ・デイスプレイまたはフレーム・バツフ
ア・システムと呼ばれる型式のグラフイツクデイ
スプレイが普及している。
デイスプレイを用いて高速な拡大，縮小，移動，
回転などの図形処理やイメージ処理に対する要望
が高まつてきており、又、画像情報が多様化して
くるにしたがつて汎用性の高いグラフイツクデイ
スプレイが望まれている。そのために、ビツト・
マツプ・デイスプレイまたはフレーム・バツフ
ア・システムと呼ばれる型式のグラフイツクデイ
スプレイが普及している。
以下に従来からビツト・マツプ・デイスプレイ
に使われているメモリ装置について説明する。
に使われているメモリ装置について説明する。
第１図は従来のビツト・マツプ型グラフイツク
デイスプレイの構成を示したものであり、１は
CRTコントローラ、２はCRT上の画像データに
対応している書込み／読出し可能なRAM、３は
シフトクロツクが入力される度に１ビツトシフト
するシフトレジスタ、４はビデオ信号作成回路、
５はCRTデイスプレイ（以下CRTと略す。）で
ある。以下に、その動作について説明する。
CRTコントローラ１はCRT５上に表示したいデ
ータをRAM２に格納したことを確認した後、画
像データをRAM２より読み出してシフトレジス
タ３に１ワードのデータを格納する。シフトレジ
スタ３にデータが書込まれると、CRTコントロ
ーラ１によりシフトレジスタ３にシフトクロツク
が入力される度にシフトレジスタ３はデータを１
ビツトずつシフトしてビデオ信号作成回路４に１
ビツト出力され、上記１ビツトのデータがCRT
５上に表示される。しかしながら、この従来装置
の場合には、ビデオ信号の作成のために並列直列
変換用のシフトレジスタを用いている関係で定め
られた順列でしかRAM２のデータを読み出すこ
とができず、そのデータを１ビツトずつランダム
にCRT５に画像表示することができない。拡大，
縮小，移動，回転などの図形処理をする場合は、
RAM２のデータを書き換えなければならないの
で、画面上の図形処理の速度が遅くなるという欠
点を有していた。
デイスプレイの構成を示したものであり、１は
CRTコントローラ、２はCRT上の画像データに
対応している書込み／読出し可能なRAM、３は
シフトクロツクが入力される度に１ビツトシフト
するシフトレジスタ、４はビデオ信号作成回路、
５はCRTデイスプレイ（以下CRTと略す。）で
ある。以下に、その動作について説明する。
CRTコントローラ１はCRT５上に表示したいデ
ータをRAM２に格納したことを確認した後、画
像データをRAM２より読み出してシフトレジス
タ３に１ワードのデータを格納する。シフトレジ
スタ３にデータが書込まれると、CRTコントロ
ーラ１によりシフトレジスタ３にシフトクロツク
が入力される度にシフトレジスタ３はデータを１
ビツトずつシフトしてビデオ信号作成回路４に１
ビツト出力され、上記１ビツトのデータがCRT
５上に表示される。しかしながら、この従来装置
の場合には、ビデオ信号の作成のために並列直列
変換用のシフトレジスタを用いている関係で定め
られた順列でしかRAM２のデータを読み出すこ
とができず、そのデータを１ビツトずつランダム
にCRT５に画像表示することができない。拡大，
縮小，移動，回転などの図形処理をする場合は、
RAM２のデータを書き換えなければならないの
で、画面上の図形処理の速度が遅くなるという欠
点を有していた。
発明の目的
本発明は、上記の従来の問題点を解消するもの
で、拡大，縮小，移動，回転などの図形処理を高
速で行なうことができるビツトアクセスメモリ装
置を提供することを目的とする。
で、拡大，縮小，移動，回転などの図形処理を高
速で行なうことができるビツトアクセスメモリ装
置を提供することを目的とする。
発明の構成
本発明は、RAMのデータアクセス時間だけｎ
ビツトアドレスの入力を遅らせて出力する遅延回
路と、RAMより読み出された１ワードのデータ
を保持するバツフアーと、バツフアより出力され
た１ワードのデータのどのビツトを出力するかを
デコードするマルチプレクサを備えたビツトアク
セスメモリ装置であり、RAM内のデータを１ビ
ツトずつランダムアクセス可能ほすることによ
り、高速な図形処理を行なうことのできるもので
ある。
ビツトアドレスの入力を遅らせて出力する遅延回
路と、RAMより読み出された１ワードのデータ
を保持するバツフアーと、バツフアより出力され
た１ワードのデータのどのビツトを出力するかを
デコードするマルチプレクサを備えたビツトアク
セスメモリ装置であり、RAM内のデータを１ビ
ツトずつランダムアクセス可能ほすることによ
り、高速な図形処理を行なうことのできるもので
ある。
実施例の説明
第２図は本発明の実施例におけるビツトアクセ
スメモリ装置を示すものである。第２図におい
て、９はビツトアクセスメモリ装置部を示してお
り、2m+nビツト（ｍ≧，ｎ≧１）の記憶容量を持
つRAM２と、RAM２より読み出された１ワー
ドのデータを保持するバツフア６と、RAM２に
ｍビツトのアドレス情報を印加してからデータが
読み出されるまでのアクセス時間だけｎビツトの
ビツトアドレスを指定する入力信号を遅らせて出
力する遅延回路７と、遅延回路７の出力によりバ
ツフア６の出力データの中から１ビツトをデコー
ドするマルチプレクサ８より構成されている。４
はビデオ信号作成回路、５はCRT、１はCRTコ
ントローラである。
スメモリ装置を示すものである。第２図におい
て、９はビツトアクセスメモリ装置部を示してお
り、2m+nビツト（ｍ≧，ｎ≧１）の記憶容量を持
つRAM２と、RAM２より読み出された１ワー
ドのデータを保持するバツフア６と、RAM２に
ｍビツトのアドレス情報を印加してからデータが
読み出されるまでのアクセス時間だけｎビツトの
ビツトアドレスを指定する入力信号を遅らせて出
力する遅延回路７と、遅延回路７の出力によりバ
ツフア６の出力データの中から１ビツトをデコー
ドするマルチプレクサ８より構成されている。４
はビデオ信号作成回路、５はCRT、１はCRTコ
ントローラである。
以上のように構成された本実施例のビツトアク
セスメモリ装置について以下その動作を説明す
る。
セスメモリ装置について以下その動作を説明す
る。
CRTコントローラ１が画像データをRAM２に
書込む時は、書込み信号WTをアクテイブにして
RAM２にｍビツトのアドレス情報を送り、CS信
号をアクテイブにしてCRTコントローラ１より
RAM２に2nビツトのデータを書込む。
書込む時は、書込み信号WTをアクテイブにして
RAM２にｍビツトのアドレス情報を送り、CS信
号をアクテイブにしてCRTコントローラ１より
RAM２に2nビツトのデータを書込む。
次に、CRTコントローラ１がCRT５にRAM
２の画像データを表示する動作を説明する。
CRTコントローラ１は、ビツトアクセスメモリ
装置９の１ビツトのデータを読出す場合、CS信
号をアクテイブにし、OE信号をアクテイブにし
て（ｍ＋ｎ）ビツトのアドレス情報をビツトアク
セスメモリ装置９に送る。上記（ｍ＋ｎ）ビツト
のアドレス情報の上位ｍビツトでRAM２のアド
レスを指定し、下位ｎビツトで2nビツトからなる
１ワード内のデータのビツトアドレスを指定す
る。
２の画像データを表示する動作を説明する。
CRTコントローラ１は、ビツトアクセスメモリ
装置９の１ビツトのデータを読出す場合、CS信
号をアクテイブにし、OE信号をアクテイブにし
て（ｍ＋ｎ）ビツトのアドレス情報をビツトアク
セスメモリ装置９に送る。上記（ｍ＋ｎ）ビツト
のアドレス情報の上位ｍビツトでRAM２のアド
レスを指定し、下位ｎビツトで2nビツトからなる
１ワード内のデータのビツトアドレスを指定す
る。
（ｍ＋ｎ）ビツトのアドレス情報のうち、上位
ｍビツトのアドレス情報がRAM２に印加され、
2nビツトのデータが出力されると、CRTコント
ローラ１はバツフア６のラツチ信号をアクテイブ
にし、2nビツトのデータをバツフア６に保持させ
同時に、バツフア６はマルチプレクサ８に2nビツ
トのデータを出力する。一方、（ｍ＋ｎ）ビツト
のアドレス情報のうちｎビツトの１ワード内のビ
ツトアドレス情報が庭延回路７に入力され、
RAM２のデータアクセス時間だけ遅れてマルチ
プレクサ８に出力されると、上記バツフア６より
マルチプレクサ８に出力された2nビツトのデータ
のうち１ビツトがデコードされ、ビデオ信号作成
回路４に入力される。その後、ビデオ信号作成回
路４で１ビツトのデータがビデオ信号に変換さ
れ、CRT５上に画像データが表示される。第３
図は第２図の本発明のビツトアクセスメモリ装置
を用いたビツトマツプ型デイスプレイを用いて
CRT上の図形を、横方向に1/2，縦方向に1/2縮
小して面積比１／４に縮小した例を示した。第３
図ａは面積比で１／４に縮小される原図形が表示
されているCRT上の一画面を示したもので、第
２図においてｎ＝４、つまり１ワードが16ビツト
構成のRAM２を用いてCRT上に図形を表示して
いる例である。第３図ａにおいて、A0〜A15は第
２図RAM２のアドレスを示しており、０〜15は
各アドレスデータのビツトを示している。第３図
ａに示しているように、第２図RAM２の各ビツ
トのデータが画面上に対応している。第３図ａの
図形は、縦方向に1/2，横方向に1/2縮小して面積
比１／４に縮小できるように、第３図ａの破線で
示したように横方向に22ドツト縦方向に２ドツト
合計４ドツトを一画素として、図形を表示してあ
る。第３図ｂの図形は第３図ａの図形を面積比で
１／４に縮小したものである。画面上の図形を
RAMのアドレスの指定を変えるだけで縦方方向
に1/2、横方向に1/2、面積比１／４に縮小する方
法を以下に説明する。第３図ａに示すように画面
上にアドレスA0〜A15のデータを順番に画面上に
表示する変わりにA0〜A15のアドレスを１アドレ
スおきにアクセスし、各アドレスのデータも１ビ
ツトおきにアクセスして画面に表示すると、第３
図ｂのように面積比１／４に縮小することができ
る。第４図は本実施例のビツトマツプ型デイスプ
レイを用いて第３図ａに示す画面上の図形を面積
比１／４に縮小するための動作を説明するための
フローチヤートである。
ｍビツトのアドレス情報がRAM２に印加され、
2nビツトのデータが出力されると、CRTコント
ローラ１はバツフア６のラツチ信号をアクテイブ
にし、2nビツトのデータをバツフア６に保持させ
同時に、バツフア６はマルチプレクサ８に2nビツ
トのデータを出力する。一方、（ｍ＋ｎ）ビツト
のアドレス情報のうちｎビツトの１ワード内のビ
ツトアドレス情報が庭延回路７に入力され、
RAM２のデータアクセス時間だけ遅れてマルチ
プレクサ８に出力されると、上記バツフア６より
マルチプレクサ８に出力された2nビツトのデータ
のうち１ビツトがデコードされ、ビデオ信号作成
回路４に入力される。その後、ビデオ信号作成回
路４で１ビツトのデータがビデオ信号に変換さ
れ、CRT５上に画像データが表示される。第３
図は第２図の本発明のビツトアクセスメモリ装置
を用いたビツトマツプ型デイスプレイを用いて
CRT上の図形を、横方向に1/2，縦方向に1/2縮
小して面積比１／４に縮小した例を示した。第３
図ａは面積比で１／４に縮小される原図形が表示
されているCRT上の一画面を示したもので、第
２図においてｎ＝４、つまり１ワードが16ビツト
構成のRAM２を用いてCRT上に図形を表示して
いる例である。第３図ａにおいて、A0〜A15は第
２図RAM２のアドレスを示しており、０〜15は
各アドレスデータのビツトを示している。第３図
ａに示しているように、第２図RAM２の各ビツ
トのデータが画面上に対応している。第３図ａの
図形は、縦方向に1/2，横方向に1/2縮小して面積
比１／４に縮小できるように、第３図ａの破線で
示したように横方向に22ドツト縦方向に２ドツト
合計４ドツトを一画素として、図形を表示してあ
る。第３図ｂの図形は第３図ａの図形を面積比で
１／４に縮小したものである。画面上の図形を
RAMのアドレスの指定を変えるだけで縦方方向
に1/2、横方向に1/2、面積比１／４に縮小する方
法を以下に説明する。第３図ａに示すように画面
上にアドレスA0〜A15のデータを順番に画面上に
表示する変わりにA0〜A15のアドレスを１アドレ
スおきにアクセスし、各アドレスのデータも１ビ
ツトおきにアクセスして画面に表示すると、第３
図ｂのように面積比１／４に縮小することができ
る。第４図は本実施例のビツトマツプ型デイスプ
レイを用いて第３図ａに示す画面上の図形を面積
比１／４に縮小するための動作を説明するための
フローチヤートである。
その動作を説明すると、ステツプ１０では、第
２図においてCRTコントローラ１がRAM２にア
ドレス情報A1を印加してA1のデータをバツフア
６に保持して、遅延回路７にｎ＝１のビツトアド
レス情報を出力する。ステツプ１１では、A1番
地の１ビツト目のデータを画面上に表示する。ス
テツプ１２は、A1番地の15ビツト目までデータ
を画面に表示していなければ、ステツプ１５によ
つてｎ＝ｎ＋２にして、第２図において、CRT
コントローラ１はRAM２をアクセスするするこ
とをしないで、バツフア６の更新されたｎビツト
目のデータをステツプ１１でCRT上に表示する。
以上のような動作をステツプ１２においてｎ＝15
になるまで続ける。ステツプ１３を実行しｍ＝15
でなければ、ステツプ１６でｍ＝ｍ＋２にして、
第２図においてCRTコントローラ１はRAM２に
更新されたアドレス情報を印加して読み出された
動作をバツフア６に保持し、ビツトアドレスｎ＝
１を遅延回路７を出力してステツプ１１に戻る。
ステツプ１３を実行してｍ＝A15になると、画面
表示を終えて第３図ｂのような縦方向に1/2，横
方向に1/2縮小、面積比１／４の縮小ができる。
２図においてCRTコントローラ１がRAM２にア
ドレス情報A1を印加してA1のデータをバツフア
６に保持して、遅延回路７にｎ＝１のビツトアド
レス情報を出力する。ステツプ１１では、A1番
地の１ビツト目のデータを画面上に表示する。ス
テツプ１２は、A1番地の15ビツト目までデータ
を画面に表示していなければ、ステツプ１５によ
つてｎ＝ｎ＋２にして、第２図において、CRT
コントローラ１はRAM２をアクセスするするこ
とをしないで、バツフア６の更新されたｎビツト
目のデータをステツプ１１でCRT上に表示する。
以上のような動作をステツプ１２においてｎ＝15
になるまで続ける。ステツプ１３を実行しｍ＝15
でなければ、ステツプ１６でｍ＝ｍ＋２にして、
第２図においてCRTコントローラ１はRAM２に
更新されたアドレス情報を印加して読み出された
動作をバツフア６に保持し、ビツトアドレスｎ＝
１を遅延回路７を出力してステツプ１１に戻る。
ステツプ１３を実行してｍ＝A15になると、画面
表示を終えて第３図ｂのような縦方向に1/2，横
方向に1/2縮小、面積比１／４の縮小ができる。
以上のように本実施例によれば、2m+nビツトの
容量を持つたRAM２と、ｎビツトの１ワード内
のビツトアドレスをRAM２のアクセス時間だけ
遅らせる遅延回路７と、RAM２のデータを保持
するバツフア６と、このバツフア６に保持してい
る１ワードのデータのうち２ビツトをデコードす
るマルチプレクサ８を設けることにより、（ｍ＋
ｎ）ビツトのアドレスを任意に指定することがで
き、RAM２内の１ビツトのデータをランダムに
CRT５上に表示することができる。
容量を持つたRAM２と、ｎビツトの１ワード内
のビツトアドレスをRAM２のアクセス時間だけ
遅らせる遅延回路７と、RAM２のデータを保持
するバツフア６と、このバツフア６に保持してい
る１ワードのデータのうち２ビツトをデコードす
るマルチプレクサ８を設けることにより、（ｍ＋
ｎ）ビツトのアドレスを任意に指定することがで
き、RAM２内の１ビツトのデータをランダムに
CRT５上に表示することができる。
なお、実施例において画像データをRAMに格
納しているが、ROMに画像データを格納しても
よいことは言うまでもない。
納しているが、ROMに画像データを格納しても
よいことは言うまでもない。
また、実施例において縦方向に1/2，横方向に
１／２，面積比１／４縮小の例を説明したが、縦方
向に１／ｍ，横方向に１／ｎ（ｍ，ｎは自然数），
面積比１／mn臭縮小が可能であることは言うま
でもない。さらに、RAMのアドレス指定を変え
てCRT上に表示すれば、拡大，移動，回転など
の図形処理がRAMのデータを書換えなくとも可
能であることは言うまでもない。
１／２，面積比１／４縮小の例を説明したが、縦方
向に１／ｍ，横方向に１／ｎ（ｍ，ｎは自然数），
面積比１／mn臭縮小が可能であることは言うま
でもない。さらに、RAMのアドレス指定を変え
てCRT上に表示すれば、拡大，移動，回転など
の図形処理がRAMのデータを書換えなくとも可
能であることは言うまでもない。
発明の効果
本発明のビツトアクセスメモリ装置は、読出し
書込み可能なRAM又は読出し専用ROMのメモ
リーより読出された１ワードのデータを保持する
バツフアと、上記メモリーのアクセス時間だけｎ
ビツトの１ワード内のビツトアドレスを遅らせる
遅延回路と、バツフアの１ワードのデータのうち
１ビツトをデコードして出力するマルチプレクサ
を設けることにより、ビツトマツプ型グラフイツ
クデイスプレイのメモリーをビツト単位で任意に
アクセスすることができるので、メモリーのデー
タをランダムにCRT上に表示でき、高速な拡大，
縮小，移動，回転などの図形処理をすることがで
き、その実用的効果は大きい。
書込み可能なRAM又は読出し専用ROMのメモ
リーより読出された１ワードのデータを保持する
バツフアと、上記メモリーのアクセス時間だけｎ
ビツトの１ワード内のビツトアドレスを遅らせる
遅延回路と、バツフアの１ワードのデータのうち
１ビツトをデコードして出力するマルチプレクサ
を設けることにより、ビツトマツプ型グラフイツ
クデイスプレイのメモリーをビツト単位で任意に
アクセスすることができるので、メモリーのデー
タをランダムにCRT上に表示でき、高速な拡大，
縮小，移動，回転などの図形処理をすることがで
き、その実用的効果は大きい。
第１図は従来より知られるメモリ装置を用いた
ビツトマツプ型グラフイツクデイスプレイの構成
図、第２図は本発明の一実施例におけるビツトア
クセスメモリ装置を示す図、第３図ａ，ｂは本発
明のビツトアクセスメモリ装置を用いて画面上の
図形の縮小を行なつた例を実際に示した図、第４
図は本発明のビツトアクセスメモリ装置を用いて
画面上の図形を面積比１／４に縮小するための動
作を説明するためのフローチヤートを示した図で
ある。 ２…RAM、６…バツフア、７…遅延回路、８
…マルチプレクサ。
ビツトマツプ型グラフイツクデイスプレイの構成
図、第２図は本発明の一実施例におけるビツトア
クセスメモリ装置を示す図、第３図ａ，ｂは本発
明のビツトアクセスメモリ装置を用いて画面上の
図形の縮小を行なつた例を実際に示した図、第４
図は本発明のビツトアクセスメモリ装置を用いて
画面上の図形を面積比１／４に縮小するための動
作を説明するためのフローチヤートを示した図で
ある。 ２…RAM、６…バツフア、７…遅延回路、８
…マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 複数のアドレス情報の上位数ビツトでアドレ
スを指定する2m+n（ｍ，ｎ≧１）ビツトの記憶容
量を持つたメモリーと、上記メモリーに上記上位
数ビツトのアドレス情報を印加してデータが出力
されるまでのアクセス時間だけ、上記メモリーよ
り読み出した１ワード（＝2nビツト）のデータの
何ビツト目のデータを読み出すかを指定する上記
アドレス情報の下位数ビツトの出力を遅らせて出
力する遅延回路と、上記メモリーより読み出され
た１ワードのデータを保持するバツフアと、上記
遅延回路からの下位数ビツトの出力データをデコ
ード信号として上記バツフアの2nビツトのデータ
のうち１ビツトをデコードして出力するマルチプ
レクサとを備えてなることを特徴とするビツトア
クセスメモリ装置。 ２ メモリー書込み／読出し可能なメモリー、又
は読出し専用メモリーであることを特徴とする特
許請求の範囲第１項記載のビツトアクセスメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238202A JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238202A JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60129791A JPS60129791A (ja) | 1985-07-11 |
| JPH0441835B2 true JPH0441835B2 (ja) | 1992-07-09 |
Family
ID=17026669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238202A Granted JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021029272A1 (ja) * | 2019-08-09 | 2021-02-18 | 住友化学株式会社 | 液晶ポリエステル樹脂ペレット、及び液晶ポリエステル樹脂ペレットの製造方法、並びに液晶ポリエステル樹脂成形体 |
-
1983
- 1983-12-16 JP JP58238202A patent/JPS60129791A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021029272A1 (ja) * | 2019-08-09 | 2021-02-18 | 住友化学株式会社 | 液晶ポリエステル樹脂ペレット、及び液晶ポリエステル樹脂ペレットの製造方法、並びに液晶ポリエステル樹脂成形体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60129791A (ja) | 1985-07-11 |
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