JPH037989A - 表示データ制御方式 - Google Patents
表示データ制御方式Info
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- JPH037989A JPH037989A JP1142624A JP14262489A JPH037989A JP H037989 A JPH037989 A JP H037989A JP 1142624 A JP1142624 A JP 1142624A JP 14262489 A JP14262489 A JP 14262489A JP H037989 A JPH037989 A JP H037989A
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- 239000000872 buffer Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 206010065042 Immune reconstitution inflammatory syndrome Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は文字、図形、画像などを画面に表示する表示
装置における表示データ制御方式に関するものでおる。
装置における表示データ制御方式に関するものでおる。
従来、特に図形や画像を画面に表示する高性能の表示装
置においては、表示データを変更するときに操作者にそ
の画面の見易さを提供するために、表示される表示デー
タを記憶するフレーム・メモリは2つのバッファで構成
されているのが一般的である。たとえば、カタログrT
he IRIS −4D GTseriesJ (日
本シリコングラフィックス株式会社)には、イメージ・
ビット・ブレーンがダブル・バッファで構成されている
ことが記載されている。
置においては、表示データを変更するときに操作者にそ
の画面の見易さを提供するために、表示される表示デー
タを記憶するフレーム・メモリは2つのバッファで構成
されているのが一般的である。たとえば、カタログrT
he IRIS −4D GTseriesJ (日
本シリコングラフィックス株式会社)には、イメージ・
ビット・ブレーンがダブル・バッファで構成されている
ことが記載されている。
以下、2バツフアのフレーム・メモリをダブル・バッフ
ァ構成と称する。また、ここでは表示データを記憶する
機能モジュール全体をフレーム・メモリと称し、その構
成単位をフレーム・バッファと称する。たとえば、ダブ
ル・バッファ構成のフレーム・メモリは2つのフレーム
・バッファで構成されることになる。
ァ構成と称する。また、ここでは表示データを記憶する
機能モジュール全体をフレーム・メモリと称し、その構
成単位をフレーム・バッファと称する。たとえば、ダブ
ル・バッファ構成のフレーム・メモリは2つのフレーム
・バッファで構成されることになる。
一般にフレーム・メモリが1バツフア(以下、1バツフ
アのフレーム・メモリをシングル・バッファ構成と称す
る。)で構成されているときには表示読出しがなされる
フレーム・バッファと表示データが書換えられるフレー
ム・バッファが同一となり、フレーム・メモリの消去と
新しい表示データの書込みの経過が画面に表示されるた
めに、操作者にとって画面の表示の変化が大きくて画面
が見辛い。
アのフレーム・メモリをシングル・バッファ構成と称す
る。)で構成されているときには表示読出しがなされる
フレーム・バッファと表示データが書換えられるフレー
ム・バッファが同一となり、フレーム・メモリの消去と
新しい表示データの書込みの経過が画面に表示されるた
めに、操作者にとって画面の表示の変化が大きくて画面
が見辛い。
ダブル・バッファ構成のフレーム・メモリでは、第1の
フレーム・バッファが表示のための読出しに使われてい
て、画面の表示内容が変更されるとき、第2のフレーム
・バッファに記憶される前画面の表示データが消去され
て新しい表示データが書込まれる。新しい表示データの
書換えが終了すると、第2のフレーム・バッファが表示
に切換えられ、新しい表示データが画面に表示される。
フレーム・バッファが表示のための読出しに使われてい
て、画面の表示内容が変更されるとき、第2のフレーム
・バッファに記憶される前画面の表示データが消去され
て新しい表示データが書込まれる。新しい表示データの
書換えが終了すると、第2のフレーム・バッファが表示
に切換えられ、新しい表示データが画面に表示される。
さらに次に表示データを切換えるときには、第1のフレ
ーム・バッファが書換え処理の対象になる。
ーム・バッファが書換え処理の対象になる。
このようにダブル・バッファ構成では画面の表示内容が
変更される度に表示されるフレーム・バッファと書換え
編集がなされるフレーム・バッファは交互に切換えられ
ていた。
変更される度に表示されるフレーム・バッファと書換え
編集がなされるフレーム・バッファは交互に切換えられ
ていた。
第3図は従来の表示データ制御方式によるダブル・バッ
ファを実装した表示装置の構成を示すブロック図である
。図中、1は表示データの書換えとシステムの制御を行
なう表示プロセッサ、2は表示される画像データを記憶
するフレーム・メモリで、同一構造の2つのフレーム・
バッファであるFRB20とFRB21で構成される。
ファを実装した表示装置の構成を示すブロック図である
。図中、1は表示データの書換えとシステムの制御を行
なう表示プロセッサ、2は表示される画像データを記憶
するフレーム・メモリで、同一構造の2つのフレーム・
バッファであるFRB20とFRB21で構成される。
ここで、FRBとはフレーム・バッファの略称である。
3は各機能モジュールを接続するシステム・バス、6は
FRB20とFRB21から読み出される表示データの
うち表示されるものを選択するための選択回路、7は選
択回路6により選択された表示データを変換して表示の
ためのビデオ信号を発生するビデオ制御部、8は画面に
文字、図形、画像などの情報を表示する表示部である。
FRB20とFRB21から読み出される表示データの
うち表示されるものを選択するための選択回路、7は選
択回路6により選択された表示データを変換して表示の
ためのビデオ信号を発生するビデオ制御部、8は画面に
文字、図形、画像などの情報を表示する表示部である。
次に上記構成の従来装置の動作について説明する。
まず、表示プロセッサ1の指示によって、選択回路6は
FRB20から読み出される表示データを選択している
ものとする。選択回路6は表示データをビデオ制御部7
に送ることにより表示部8はFRB20の表示データが
表示される。
FRB20から読み出される表示データを選択している
ものとする。選択回路6は表示データをビデオ制御部7
に送ることにより表示部8はFRB20の表示データが
表示される。
表示画面の表示内容を変更するためには、まず、表示プ
ロセッサ1はFRB21に記憶される前画面の表示デー
タを消去し、新しい表示データをFRB21に書込む。
ロセッサ1はFRB21に記憶される前画面の表示デー
タを消去し、新しい表示データをFRB21に書込む。
書込みが終了した後、選択回路6によりFRB20から
FRB21に切換えると、FRB21の表示データがビ
デオ制御部7に送られ、表示部8に表示される。ここで
、FRB20には以前の表示データが残っている。FR
B21の書換え編集が終了した後、表示読出しが行ねれ
るFRB21に切換えられるので、操作者にとって表示
データの書換えが瞬時に行なわれるように見えるので見
易い画面が提供される。
FRB21に切換えると、FRB21の表示データがビ
デオ制御部7に送られ、表示部8に表示される。ここで
、FRB20には以前の表示データが残っている。FR
B21の書換え編集が終了した後、表示読出しが行ねれ
るFRB21に切換えられるので、操作者にとって表示
データの書換えが瞬時に行なわれるように見えるので見
易い画面が提供される。
このように従来の表示データ制御方式によるダブル・バ
ッファ構成の表示装置では、操作者にとって画面の切換
えは瞬時に行なわれるように見えるので、見易い画面が
提供されるが、表示プロセッサ1はフレーム・メモリに
記憶される前画面の表示データの消去と新しい表示デー
タの書込みという書換えのための連続した処理をシング
ル・バッファ構成でもダブル・バッファ構成でも同じよ
うに実行しなければならないので、ダブル・バッファ構
成によって表示性能が高くなるわけではない。
ッファ構成の表示装置では、操作者にとって画面の切換
えは瞬時に行なわれるように見えるので、見易い画面が
提供されるが、表示プロセッサ1はフレーム・メモリに
記憶される前画面の表示データの消去と新しい表示デー
タの書込みという書換えのための連続した処理をシング
ル・バッファ構成でもダブル・バッファ構成でも同じよ
うに実行しなければならないので、ダブル・バッファ構
成によって表示性能が高くなるわけではない。
一般に高性能の表示装置では表示容量が1024(横)
X1024(縦)ドツト程度はあり、表示プロセッサが
前画面を消去しようとするとDRAM (Dynami
c Random 八ccess )lemory )
のアクセス速度による遅延やシステム・バスのオーバへ
ラドなどにより4ams程度が費やされる。一般に計算
機によるシミュレーション結果を動的にビジュアライズ
するリアルタイム・シミュレーションなどの用途には、
1秒間に10回以上の表示書換え速度が求められる。つ
まり、100m5以内で消去と書込みを実行しなければ
ならないが、消去に4amS使用されると、新しい表示
データの書込みは60m5で実行されなければならず、
書込みのための処理に十分な時間を割当てることができ
ないという問題点があった。
X1024(縦)ドツト程度はあり、表示プロセッサが
前画面を消去しようとするとDRAM (Dynami
c Random 八ccess )lemory )
のアクセス速度による遅延やシステム・バスのオーバへ
ラドなどにより4ams程度が費やされる。一般に計算
機によるシミュレーション結果を動的にビジュアライズ
するリアルタイム・シミュレーションなどの用途には、
1秒間に10回以上の表示書換え速度が求められる。つ
まり、100m5以内で消去と書込みを実行しなければ
ならないが、消去に4amS使用されると、新しい表示
データの書込みは60m5で実行されなければならず、
書込みのための処理に十分な時間を割当てることができ
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、表示データの書換え処理を高速に実行できる
表示データ制御方式を得ることを目的とする。
たもので、表示データの書換え処理を高速に実行できる
表示データ制御方式を得ることを目的とする。
この発明に係る表示データ制御方式は、画面に情報を表
示する表示部8と、この表示部8に表示される情報に関
する表示データを記憶する3つのフレーム・バッファ2
0,21.22と、これらのフレーム・バッファ20,
21.22へ表示データを書込む表示プロセッサ1と、
上記フレーム・バッファ20,21,22の画像データ
を消去する消去プロセッサ4と、上記3つのフレーム・
バッファ20,21.22から読み出される表示データ
の内のいずれかを選択する選択回路6aと、この選択回
路6aにより選択された表示データをビデオ信号に変換
し上記表示部8に情報を表示させるビデオ制御部7とを
備え、上記3つのフレーム・バッファ20,21.22
の内の第1のフレーム・バッファを表示のためのデータ
読出しに、第2のフレーム・バッファを表示プロセッサ
1による新しい表示データの書込みに、第3のフレーム
・バッファを消去プロセッサ4による前画面の表示デー
タの消去にそれぞれ割当て、表示プロセッサ1による新
しい表示データの書込みと消去プロセッサ4による前画
面の表示データの消去とを並列に処理することを特徴と
するものである。
示する表示部8と、この表示部8に表示される情報に関
する表示データを記憶する3つのフレーム・バッファ2
0,21.22と、これらのフレーム・バッファ20,
21.22へ表示データを書込む表示プロセッサ1と、
上記フレーム・バッファ20,21,22の画像データ
を消去する消去プロセッサ4と、上記3つのフレーム・
バッファ20,21.22から読み出される表示データ
の内のいずれかを選択する選択回路6aと、この選択回
路6aにより選択された表示データをビデオ信号に変換
し上記表示部8に情報を表示させるビデオ制御部7とを
備え、上記3つのフレーム・バッファ20,21.22
の内の第1のフレーム・バッファを表示のためのデータ
読出しに、第2のフレーム・バッファを表示プロセッサ
1による新しい表示データの書込みに、第3のフレーム
・バッファを消去プロセッサ4による前画面の表示デー
タの消去にそれぞれ割当て、表示プロセッサ1による新
しい表示データの書込みと消去プロセッサ4による前画
面の表示データの消去とを並列に処理することを特徴と
するものである。
表示部8は画面に情報を表示し、3つのフレーム・バッ
ファ20,21.22は表示部8に表示される情報に関
する表示データを記憶する。表示プロセッサ1はフレー
ム・バッファ20,21゜22へ表示データを書込み、
消去プロセッサ4はフレーム・バッファ20,21.2
2の表示データを消去する。選択回路6aは3つのフレ
ーム・バッファ20,21.22から読み出される表示
データの内のいずれかを選択し、ビデオ制御部7は選択
回路6aにより選択された表示データをビデオ信号に変
換し表示部8に情報を表示させる。
ファ20,21.22は表示部8に表示される情報に関
する表示データを記憶する。表示プロセッサ1はフレー
ム・バッファ20,21゜22へ表示データを書込み、
消去プロセッサ4はフレーム・バッファ20,21.2
2の表示データを消去する。選択回路6aは3つのフレ
ーム・バッファ20,21.22から読み出される表示
データの内のいずれかを選択し、ビデオ制御部7は選択
回路6aにより選択された表示データをビデオ信号に変
換し表示部8に情報を表示させる。
例えば、フレーム・バッファ20を第1のフレーム・バ
ッファに、フレーム・バッファ21を第2のフレーム・
バッファに、フレーム・バッファ22を第3のフレーム
・バッファにそれぞれ割当て、フレーム・バッファ20
には表示部8に表示される情報に関する表示データが記
憶され、フレーム・バッファ21には表示データが記憶
されていなく、フレーム・バッファ22には前画面の表
示データが記憶されているものとする。この状態で表示
部8に表示される内容を変更するために、消去プロセッ
サ4はフレーム・バッファ22の表示データを消去し、
それと同時に表示プロセッサ1はフレーム・バッファ2
1に変更されるべき新しい表示データを書込む。選択回
路6aはフレーム・バッファ21を選択することにより
、表示部8には変更された内容が表示される。
ッファに、フレーム・バッファ21を第2のフレーム・
バッファに、フレーム・バッファ22を第3のフレーム
・バッファにそれぞれ割当て、フレーム・バッファ20
には表示部8に表示される情報に関する表示データが記
憶され、フレーム・バッファ21には表示データが記憶
されていなく、フレーム・バッファ22には前画面の表
示データが記憶されているものとする。この状態で表示
部8に表示される内容を変更するために、消去プロセッ
サ4はフレーム・バッファ22の表示データを消去し、
それと同時に表示プロセッサ1はフレーム・バッファ2
1に変更されるべき新しい表示データを書込む。選択回
路6aはフレーム・バッファ21を選択することにより
、表示部8には変更された内容が表示される。
第1図はこの発明の一実施例に係る表示装置の構成を示
すブロック図であり、第3図に示す構成要素に対応する
ものには同一の符号を付し、その説明を省略する。第1
図において、2aはトリプル・バッファ構成のフレーム
・メモリで、このフレーム・メモリ2aは3つのフレー
ム・バッファ、即ちFRB20,21.22から成り、
表示部8に表示される情報に関する表示データを記憶す
る。
すブロック図であり、第3図に示す構成要素に対応する
ものには同一の符号を付し、その説明を省略する。第1
図において、2aはトリプル・バッファ構成のフレーム
・メモリで、このフレーム・メモリ2aは3つのフレー
ム・バッファ、即ちFRB20,21.22から成り、
表示部8に表示される情報に関する表示データを記憶す
る。
4はフレーム・メモリ2a内のFRB20.21゜デー
タを消去するために使用されるバス、6aは3つのFR
B20.21.22から読み出される表示データの内の
いずれかを選択する選択回路である。この実施例では、
表示プロセッサ1はフレーム・メモリ2aへの表示デー
タの書込みを実行し、表示データの消去は消去プロセッ
サ4が実行する。
タを消去するために使用されるバス、6aは3つのFR
B20.21.22から読み出される表示データの内の
いずれかを選択する選択回路である。この実施例では、
表示プロセッサ1はフレーム・メモリ2aへの表示デー
タの書込みを実行し、表示データの消去は消去プロセッ
サ4が実行する。
第2図は第1図で示される実施例の表示部8の表示画面
とフレーム・メモリ2aに記憶される表示データの関係
を示す図である。図中、80〜82は表示画面を示し、
番号の順に変化することを示す。200〜202はFR
B20の表示データ、210〜212はFRB21の表
示データ、220〜222はFRB22の表示データ示
し、それぞれ番号の順に変化する。また、この図では、
表示画面が80のときのフレーム・メモリ2aの表示デ
ータは200,210,220で、表示画面が81のと
きには表示データ201.2’11゜221が、表示画
面が82のときには表示データ202.212,222
が対応していることを示す。
とフレーム・メモリ2aに記憶される表示データの関係
を示す図である。図中、80〜82は表示画面を示し、
番号の順に変化することを示す。200〜202はFR
B20の表示データ、210〜212はFRB21の表
示データ、220〜222はFRB22の表示データ示
し、それぞれ番号の順に変化する。また、この図では、
表示画面が80のときのフレーム・メモリ2aの表示デ
ータは200,210,220で、表示画面が81のと
きには表示データ201.2’11゜221が、表示画
面が82のときには表示データ202.212,222
が対応していることを示す。
次に第2図を用いて、第1図の構成に基づく本実施例の
動作について説明する。
動作について説明する。
最初にFRB20.FRB21.FRB22にそれぞれ
表示データ200,210,220のようなデータが記
憶されており、表示プロセッサ1の指示によって、選択
回路6aはFRB20から読み出される表示データが表
示のために選択されているものとすると、80のような
表示画面となる。ここで、FRB20には表示されるデ
ータが記憶されており、FRB21は表示データが消去
されており、FRB22には前画面の表示データが記憶
されているものとする。
表示データ200,210,220のようなデータが記
憶されており、表示プロセッサ1の指示によって、選択
回路6aはFRB20から読み出される表示データが表
示のために選択されているものとすると、80のような
表示画面となる。ここで、FRB20には表示されるデ
ータが記憶されており、FRB21は表示データが消去
されており、FRB22には前画面の表示データが記憶
されているものとする。
次に表示画面の表示内容を81のように変更する動作に
ついて説明する。表示プロセッサ1はシステム・バス3
を介して、まず消去プロセッサ4にFRB22の表示デ
ータを消去することを指示する。次にFRB21がすで
に消去されていることを確認してから、FRB21に変
更されるべき新しい表示データを書込む。一方、消去プ
ロセッサ4はバス5を介してFRB22に記憶される前
画面の表示データを消去し、消去が終了したら終了した
ことを表示プロセッサ1に知らせる。ここで、消去プロ
セッサ4は表示プロセッサ1とは独立して並列に動作す
る。表示プロセッサ1はFRB21への書込みが終了し
たら、選択回路6aをFRB21の表示データを選択す
るように切換える。このときのFRB20.FRB21
.FRB22に記憶されるデータはそれぞれ表示データ
201.211,221のようになっている。FRB2
1の表示データ211はビデオ制御部7に送られ、表示
部8に8′1のような表示画面が出力され、80から8
1に表示画面が切換えられる。
ついて説明する。表示プロセッサ1はシステム・バス3
を介して、まず消去プロセッサ4にFRB22の表示デ
ータを消去することを指示する。次にFRB21がすで
に消去されていることを確認してから、FRB21に変
更されるべき新しい表示データを書込む。一方、消去プ
ロセッサ4はバス5を介してFRB22に記憶される前
画面の表示データを消去し、消去が終了したら終了した
ことを表示プロセッサ1に知らせる。ここで、消去プロ
セッサ4は表示プロセッサ1とは独立して並列に動作す
る。表示プロセッサ1はFRB21への書込みが終了し
たら、選択回路6aをFRB21の表示データを選択す
るように切換える。このときのFRB20.FRB21
.FRB22に記憶されるデータはそれぞれ表示データ
201.211,221のようになっている。FRB2
1の表示データ211はビデオ制御部7に送られ、表示
部8に8′1のような表示画面が出力され、80から8
1に表示画面が切換えられる。
表示画面の表示内容を81から82のように変更すると
きも同様の動作で実行される。すなわち、表示プロセッ
サ1は消去プロセッサ4にFRB20の表示データを消
去することを指示した後、FRB22がすでに消去され
ていることを確認してからFRB22に変更されるべき
新しい表示データを書込む。一方、消去プロセッサ4は
FRB20に記憶される前画面の表示データを消去する
。
きも同様の動作で実行される。すなわち、表示プロセッ
サ1は消去プロセッサ4にFRB20の表示データを消
去することを指示した後、FRB22がすでに消去され
ていることを確認してからFRB22に変更されるべき
新しい表示データを書込む。一方、消去プロセッサ4は
FRB20に記憶される前画面の表示データを消去する
。
消去プロセッサ4と表示プロセッサ1は同様に並列に動
作する。表示プロセッサ1はFRB22への書込みが終
了したら、選択回路6aをFRB22の表示データを選
択するように切換える。このときのFRB20.FRB
21.FRB22に記憶されるデータはそれぞれ表示デ
ータ202,212.222のようになっている。FR
B22の表示データ222はビデオ制御部7に送られ、
表示部8に82のような表示画面が出力され、81から
82に表示画面が切換えられる。
作する。表示プロセッサ1はFRB22への書込みが終
了したら、選択回路6aをFRB22の表示データを選
択するように切換える。このときのFRB20.FRB
21.FRB22に記憶されるデータはそれぞれ表示デ
ータ202,212.222のようになっている。FR
B22の表示データ222はビデオ制御部7に送られ、
表示部8に82のような表示画面が出力され、81から
82に表示画面が切換えられる。
このようにして、画面の表示内容を切換える度に、新し
い表示データの書込みと前画面表示データの消去、表示
読出しを行なうためのフレーム・メモリ2a内のFRB
20,21.22はそれぞれ順次循環して切換えられる
。
い表示データの書込みと前画面表示データの消去、表示
読出しを行なうためのフレーム・メモリ2a内のFRB
20,21.22はそれぞれ順次循環して切換えられる
。
以上のように本発明によれば、3つのフレーム・バッフ
ァの内の第1のフレーム・バッファを表示のためのデー
タ読出しに、第2のフレーム・バッファを表示プロセッ
サによる新しい表示データの書込みに、第3のフレーム
・バッファを消去プロセッサによる前画面の表示データ
の消去にそれぞれ割当て、表示プロセッサによる新しい
表示データの書込みと消去プロセッサによる前画面の表
示データの消去とを並列に処理するようにしたので、表
示データの書換え処理を高速に実行でき、データ表示処
理の効率化を図れるという効果が得られる。
ァの内の第1のフレーム・バッファを表示のためのデー
タ読出しに、第2のフレーム・バッファを表示プロセッ
サによる新しい表示データの書込みに、第3のフレーム
・バッファを消去プロセッサによる前画面の表示データ
の消去にそれぞれ割当て、表示プロセッサによる新しい
表示データの書込みと消去プロセッサによる前画面の表
示データの消去とを並列に処理するようにしたので、表
示データの書換え処理を高速に実行でき、データ表示処
理の効率化を図れるという効果が得られる。
第1図はとの発明の一実施例に係る表示データ制御方式
を採用した表示装置の構成を示すブロック図、第2図は
この実施例において表示画面とフレーム・バッファに記
憶される表示データとの関係を示す図、第3図は従来の
表示データ制御方式を採用した表示装置の構成を示すブ
ロック図である。 1・・・表示プロセッサ、20,21,22・・・フレ
ーム・バッファ (FRB) 、4・・・消去プロセッ
サ、6a・・・選択回路、7・・・ビデオ制都部、8・
・・表示部。
を採用した表示装置の構成を示すブロック図、第2図は
この実施例において表示画面とフレーム・バッファに記
憶される表示データとの関係を示す図、第3図は従来の
表示データ制御方式を採用した表示装置の構成を示すブ
ロック図である。 1・・・表示プロセッサ、20,21,22・・・フレ
ーム・バッファ (FRB) 、4・・・消去プロセッ
サ、6a・・・選択回路、7・・・ビデオ制都部、8・
・・表示部。
Claims (1)
- 画面に情報を表示する表示部と、この表示部に表示さ
れる情報に関する表示データを記憶する第1ないし第3
のフレーム・バッファと、これらのフレーム・バッフア
へ表示データを書込む表示プロセッサと、上記フレーム
・バッファの表示データを消去する消去プロセッサと、
上記第1ないし第3のフレーム・バッファから読み出さ
れる表示データの内のいずれかを選択する選択回路と、
この選択回路により選択された表示データをビデオ信号
に変換し上記表示部に情報を表示させるビデオ制御部と
を備え、上記第1ないし第3のフレーム・バッファの内
の第1のフレーム・バッファを表示のためのデータ読出
しに、第2のフレーム・バッファを上記表示プロセッサ
による新しい表示データの書込みに、第3のフレーム・
バッファを上記消去プロセッサによる前画面の表示デー
タの消去にそれぞれ割当て、上記表示プロセッサによる
新しい表示データの書込みと上記消去プロセッサによる
前画面の表示データの消去とを並列に処理することを特
徴とする表示データ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142624A JPH037989A (ja) | 1989-06-05 | 1989-06-05 | 表示データ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142624A JPH037989A (ja) | 1989-06-05 | 1989-06-05 | 表示データ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH037989A true JPH037989A (ja) | 1991-01-16 |
Family
ID=15319671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1142624A Pending JPH037989A (ja) | 1989-06-05 | 1989-06-05 | 表示データ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH037989A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05113785A (ja) * | 1991-10-23 | 1993-05-07 | Fujitsu General Ltd | 静止画再生装置 |
GB2381903A (en) * | 2001-09-01 | 2003-05-14 | Pace Micro Tech Plc | A method for expiring display portions generated via browser devices |
-
1989
- 1989-06-05 JP JP1142624A patent/JPH037989A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05113785A (ja) * | 1991-10-23 | 1993-05-07 | Fujitsu General Ltd | 静止画再生装置 |
GB2381903A (en) * | 2001-09-01 | 2003-05-14 | Pace Micro Tech Plc | A method for expiring display portions generated via browser devices |
GB2381903B (en) * | 2001-09-01 | 2005-05-25 | Pace Micro Tech Plc | A method for expiring display portions generated via browser devices |
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