DE4445531A1 - Speicheradressierverfahren und Vorrichtung hierfür - Google Patents

Description

Die vorliegende Erfindung betrifft ein Speicheradressierver­ fahren und eine Vorrichtung hierfür, und insbesondere ein Verfahren zum Adressieren eines dynamischen Direktzugriff­ speichers (DRAM) oder eines Videodirektzugriffspeichers (VRAM) zur Verwendung in einer Computergraphikanwendung und eine Vorrichtung hierfür.

Der DRAM sollte mit einem Auffrischungssignal versehen sein und erfordert deshalb eine komplexe Schnittstellenbildungs­ schaltung hierfür. Da ein DRAM jedoch die vierfache Integra­ tion haben oder erreichen kann wie ein statischer Direktzu­ griffspeicher (SRAM), wird er weit verbreitet zur Verwendung im Hauptspeicher eines Computersystems eingesetzt, das eine Speichervorrichtung mit großer Kapazität erfordert. DRAM-Chips wurden ursprünglich als Ein-Bit-Ein-Ausgabeverfahren eingeführt; daraufhin wurde jedoch allmählich ein Vier-Bit- Ein-Ausgabeverfahren eingeführt, das letztlich zu dem TM544C257-Chip von Texas Instruments geführt hat, bei dem es sich um eine doppelte Vier-Bit-Ein-Ausgabevorrichtung han­ delt.

Fig. 1 zeigt den Innenaufbau eines herkömmlichen DRAM mit ei­ ner doppelten Vier-Bit-Ein-Ausgabevorrichtung. Der herkömmli­ che DRAM hat einen Zeilenadressenpuffer 100 und einen Spal­ tenadressenpuffer 110 zum Empfangen und Puffern eines exter­ nen Neun-Bit-Adressensignals ADD, einen Spaltendekoder 120 zum Empfangen und Dekodieren des Neun-Bit-Spaltenadressensi­ gnals YA₈ bis YA₀ von dem Spaltenadressenpuffer 110, und da­ durch zum Zugreifen auf die Spaltenadressen, einen ersten Zellenblock 130 und einen zweiten Zellenblock 140, einen Ein-/Ausgabepuffer 150 zum Puffern von Vier-Bit-Ein- und Aus­ gangssignalen der ersten und zweiten Zellenblöcke 130 und 140, um diese in Erwiderung auf das höchstwertige Bit (MSB)-Signal XA₈ eines Neun-Bit-Zeilenadressensignals XA₈ bis XA₀ selektiv ein- und auszugeben, das von dem Zeilenadressenpuf­ fer 100 zugeführt wird, und einen Takt- und Steuerschaltkreis 160 zum Empfangen externer Takt- und Steuersignale /RAS, /CAS, /W und /G und zum Erzeugen interner Takt- und Steuersi­ gnale. Die ersten und zweiten Zellenblöcke umfassen jeweils zwei Zeilendekoder 132 und 142 zum Empfangen eines Acht-Bit- Zeilenadressensignals XA₇ bis XA₀ ausschließlich dem wert­ höchsten Bit XA₈ von dem Zeilenadressenpuffer 100 und zum De­ kodieren desselben, vier 128K-Zellenarrays 134 und 144 und vier Leseverstärker 136 und 146.

Nunmehr wird in Bezug auf Fig. 2 der Lesebetrieb eines her­ kömmlichen DRAM näher erläutert, der den vorstehend genannten Aufbau hat.

Das externe Adressensignal A₈ bis A₀ wird an der abfallenden Flanke des Zeilenadressenstrobesignals /RAS durch den Zeilen­ adressenpuffer 100 gepuffert, und das gepufferte Zeilenadres­ sensignal XA₈ bis XA₀ wird an die Zeilendekoder 132 und 142 übertragen, um daraufhin dekodiert zu werden, wodurch die de­ kodierte Zeilen(Wort)-Leitung der Zellenarrays 134 und 144 aktiviert wird. Darauffolgend wird das externe Adressensignal A₈ bis A₀ an der abfallenden Flanke des Spaltenadressenstro­ besignals /CAS durch den Spaltenadressenpuffer 110 gepuffert, und das gepufferte Spaltenadressensignal YA₈ bis YA₀ wird an den Spaltendekoder 120 übertragen, um daraufhin dekodiert zu werden, wodurch die dekodierte Spalten(Bit)-Leitung der Zel­ lenarrays 134 und 144 aktiviert wird. Deshalb wird auf die Zelle zugegriffen, die sich am Schnittpunkt der aktivierten Zeilenleitung und der aktivierten Spaltenleitung befindet, und die Daten in der zugegriffenen Zellen werden an den Ein-/Ausgabepuffer 150 über die Leseverstärker 136 und 146 über­ tragen. Der Ein-Ausgabepuffer 150 gibt in Erwiderung auf das MSB-Signal XA₈ des Zeilenadressenpuffers 100 selektiv ein Vier-Bit-Ausgangssignal der ersten und zweiten Zellenblöcke 130 und 140 aus.

Da das Zeilenadressensignal und das Spaltenadressensignal für jeden Zugriffvorgang zum Zugriff auf die entsprechenden Zel­ len extern zugeführt werden, wird die Lade- und Entladeperi­ ode ("a" von Fig. 2) einer Zeilenleitung bei einem derartigen Lesebetrieb eine ungültige Betriebsperiode, wodurch der Zu­ griffzyklus erhöht wird. Wenn deshalb lediglich Spaltenadres­ sen aufeinanderfolgend in einer aufsteigenden Reihe in der­ selben Zeilenleitung wie in Fig. 3 gezeigt durch wiederholtes Aktivieren des Spaltenadressenstrobesignals /CAS während des Aktivierungszustands (niedrig) des Zeilenadressenstrobesi­ gnals /RAS aktiviert werden, wird die Lade- und Entladezeit einer Zeilenleitung eliminiert, wodurch ein Hochgeschwindig­ keitszugriffsbetrieb ermöglicht wird, der als Seitenmodus (page mode) bekannt ist. Der Seitenmodus wird hauptsächlich zum wiederholten Zugreifen auf sequentielle Adressen verwen­ det, wie beispielsweise in einem VRAM.

Der vorstehend genannte Seitenmodus erfordert jedoch außerdem eine vorbestimmte Dauer für eine ungültige Periode ("b" von Fig. 3), die sich von einem Spaltenzugriff zum nächsten er­ streckt. Beispielsweise beim sequentiellen Lesen der Daten aus benachbarten Zellen mit Adressen (0,0) und (0,1) in Fig. 1 ist ein vorbestimmtes Warteintervall erforderlich, nach dem auf die Adresse (0,0) zugegriffen wird, und bevor auf die Adresse (0,1) zugegriffen wird, um zu verhindern, daß die Da­ ten kollidieren. Dieser "Warte"-zustand ist erforderlich, weil die durch die Spaltenadresse "0" zum Zugriff auf die Adresse (0,0) geladene Spalte in den jeweiligen Zellenblöcken 130 und 140 vollständig entladen sein muß, woraufhin die nächste Spalte "1" geladen werden muß, so daß auf die Adresse (0,1) daraufhin zugegriffen werden kann. Das bedeutet, daß jede Spaltenleitung eine Lade- und Entladezeit benötigt.

Da die Zellenblöcke 130 und 140 durch einen einzigen Spalten­ dekoder 120 gleichzeitig spaltenadressiert werden, erreichen Vier-Bit-Ausgangssignale der Zellenblöcke 130 und 140, auf die zugegriffen wurde, gleichzeitig den Ein-/Ausgabepuffer 150. Wenn deshalb der Ein-/Ausgabepuffer 150 das Vier-Bit- Ausgangssignal des Zellenblocks 130 ausgibt, sollte zunächst das Vier-Bit-Ausgangssignal des Zellenblocks 140 warten, was zu einer Zunahme der Zugriffzeit um das Warteintervall führt.

Da das neue externe Spaltenadressensignal selbst für sequen­ tielle Adressen einer ansteigenden Reihe für jeden Zugriff­ vorgang eingegeben werden sollte, ist eine externe Steuerung schwierig durchzuführen.

In einem VRAM mit doppeltem Port oder Anschluß (dual port), durch den Daten von einer zentralen Recheneinheit durch einen Direktanschluß (random port) übertragen und Anzeigedaten durch einen seriellen Anschluß (serial port) zu einer Katho­ denstrahlröhre übertragen werden, werden sequentielle Adres­ sen einer aufsteigenden Reihe wiederholt. Um eine hohe Auflö­ sung von Kathodenstrahlröhren zu erreichen, ist deshalb ein Hochgeschwindigkeitszugriff und eine problemlose externe Steuerung erforderlich.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, ein Speicheradressierverfahren zu schaffen, das einen Hochge­ schwindigkeitszugriff gewährleistet. Außerdem soll ein ent­ sprechender Doppelanschluß-DRAM für ein Hochgeschwindigkeits­ zugriff geschaffen werden.

Hinsichtlich des Verfahrens wird die Aufgabe durch die Merk­ male der Ansprüche 1 und 4 gelöst. Hinsichtlich der Speicher­ vorrichtung wird diese Aufgabe durch die Merkmale der Ansprü­ che 6 und 14 gelöst.

Die Erfindung schafft demnach ein Speicheradressierverfahren, das dadurch gekennzeichnet ist, daß ein Paar von Zellen­ blöcken derart abwechselnd speicheradressiert werden, daß die Spaltenleitung eines Zellenblocks vorgeladen wird, während die Spaltenleitung des anderen Zellenblocks adressiert wird, und daß darauffolgend die vorgeladene Spaltenleitung des an­ deren Zellenblocks adressiert wird, während die nächste Spal­ tenleitung des einen Zellenblocks vorgeladen wird.

Die vorliegende Erfindung betrifft demnach eine Speichervor­ richtung mit einer Mehrzahl von Zellenblöcken, einer internen Zeilenadressensignalerzeugungseinrichtung zum Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen eines Zeilentaktsignals mit dem Wert eines ex­ ternen n-Bit-Zeilenadressensignals als Anfangswert in Erwide­ rung auf ein Zeilenadressenstrobesignal, einer ersten inter­ nen Spaltenadressensignalerzeugungseinrichtung zum Erzeugen eines ersten internen (n-1)-Bit-Spaltenadressensignals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des obe­ ren (n-1)-Bit-Signals der externen n-Bit-Spaltenadressensi­ gnale als Anfangswert in Erwiderung auf ein Spaltenadressen­ strobesignal, einer zweiten internen Spaltenadressensignaler­ zeugungseinrichtung zum Erzeugen eines zweiten internen (n-1)-Bit-Spaltenadressensignals durch Zählen eines zweiten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit-Spaltenadressensignale als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal und zum Erzeu­ gen eines Spaltentaktsignals als Auswahlsteuersignal zum Aus­ wählen von Ein- und Ausgangssignalen der Mehrzahl von Zellen­ blöcken entsprechend dem Zustand des wertniedrigsten Bit-Si­ gnals der externen Spaltenadressensignale, einer Zeilendeko­ diereinrichtung zum Empfangen und Dekodieren des internen Zeilenadressensignals, wodurch Zeilenadressen der Mehrzahl von Zellenblöcken gleichzeitig adressiert werden, einer er­ sten Spaltendekodiereinrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsi­ gnalwerts und des ersten internen Spaltenadressensignals, wo­ durch die Spaltenadresse eines Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird, einer zweiten Spaltendekodier­ einrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des zwei­ ten internen Spaltenadressensignals, wodurch die Spalten­ adresse des anderen Zellenblocks der Mehrzahl von Zellen­ blöcken adressiert wird, einer Ein- und Ausgabepuffereinrich­ tung zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal, und einer Steuersignalerzeugungseinrichtung zum Erzeugen der Zei­ len- und Spaltenadressensignale, der Zeilen- und Spaltentakt­ signale und eines internen Steuersignals durch Empfangen ex­ terner Zeilen- und Spaltenadressenstrobesignale, externer Zeilen- und Spaltentaktsignale und eines externen Steuersi­ gnals.

Gemäß der vorliegenden Erfindung werden Spaltenleitungen un­ terschiedlicher Zellenblöcke abwechselnd getrieben und vorge­ laden. Außerdem wird ein internes Adressensignal erzeugt, um daraufhin adressiert zu werden, um Takte oder Taktimpulse in­ tern zu zählen, ohne ein weiteres externes Adressensignal zu­ sätzlich zu empfangen, sobald ein externes Adressensignal empfangen worden ist. Dadurch wird ein Hochgeschwindigkeits­ betrieb ohne Datenkollision erreicht.

Nachfolgend wird die Erfindung anhand der Zeichnung beispiel­ haft näher erläutert; es zeigen

Fig. 1 ein Blockdiagramm eines herkömmlichen dynamischen Di­ rektzugriffspeichers (DRAM),

Fig. 2 Wellenformdiagramme zur Erläuterung eines Lesebetriebs eines herkömmlichen DRAM,

Fig. 3 Wellenformdiagramme zur Erläuterung eines Seitenmodus­ betriebs des herkömmlichen DRAM,

Fig. 4 ein Blockdiagramm eines DRAM gemäß einer Ausführungs­ form der vorliegenden Erfindung,

Fig. 5 ein detailliertes Schaltungsdiagramm des in Fig. 4 ge­ zeigten Zeilenadressengenerators,

Fig. 6 ein detailliertes Schaltungsdiagramm des in Fig. 4 ge­ zeigten ersten Spaltenadressengenerators,

Fig. 7 ein detailliertes Schaltungsdiagramm des in Fig. 4 ge­ zeigten zweiten Spaltenadressengenerators,

Fig. 8 Wellenformdiagramme verschiedener in Fig. 6 gezeigter Teile,

Fig. 9 Wellenformdiagramme verschiedener in Fig. 7 gezeigter Teile,

Fig. 10 ein Blockdiagramm eines VRAM gemäß einer weiteren Ausführungsform der vorliegenden Erfindung,

Fig. 11 ein detailliertes Schaltungsdiagramm eines in Fig. 10 gezeigten Generators für serielle Taktimpulse, und

Fig. 12 Wellenformdiagramme verschiedener in den Fig. 10 und 11 gezeigter Teile.

Wie vorstehend erläutert, ist das erfindungsgemäße Speicher­ adressierverfahren dadurch gekennzeichnet, daß ein Paar von Zellenblöcken abwechselnd derart spaltenadressiert werden, daß die Spaltenleitung eines Zellenblocks vorgeladen wird, während die Spaltenleitung des anderen Zellenblocks adres­ siert wird, und daß die vorgeladene Spaltenleitung des ande­ ren Zellenblocks darauffolgend adressiert wird, während die nächste Spaltenleitung des einen Zellenblocks vorgeladen wird.

Mehr im einzelnen wird bei dem Adressierverfahren für die Speichervorrichtung, die eine Mehrzahl von Zellenblöcken hat, wobei die jeweiligen Zellenblöcke abwechselnd adressiert wer­ den, ein internes Zeilenadressensignal XA₇ bis XA₀ des oberen (n-1)-Bit-Signals aus dem gezählten Wert Q₈ bis Q₀ durch Zäh­ len eines Zeilentaktsignals RC mit dem Wert eines externen n- Bit-Zeilenadressensignals ADD als Anfangswert in Erwiderung auf ein Zeilenadressenstrobesignal /RAS erzeugt. Ein erstes internes (n-1)-Bit-Adressensignal YA₇ bis YA₀ wird durch Zäh­ len eines ersten Spaltentaktsignals CCA mit dem Wert des obe­ ren (n-1)-Bit-Signals A₈ bis A₁ der externen n-Bit-Spalten­ adressensignale ADD als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal /CAS erzeugt. Ein zweites inter­ nes (n-1)-Bit-Spaltenadressensignal YA₇ bis YA₀ wird durch Zählen eines zweiten Spaltentaktsignals CCB mit dem Wert des oberen (n-1)-Bit-Signals A₈ bis A₁ von externen n-Bit-Spal­ tenadressensignalen ADD als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal /CAS erzeugt. Ein Spaltentaktsi­ gnal wird als Auswahlsteuersignal SE zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken gemäß dem Zustand des wertniedrigsten Bit-Signals A₀ der externen Spal­ tenadressensignale ADD erzeugt. Zeilenadressen der Mehrzahl von Zellenblöcken werden durch Empfangen und Dekodieren des internen Zeilenadressensignals XA₇ bis XA₀ gleichzeitig adressiert. Die Spaltenadresse des einen Zellenblocks unter der Mehrzahl von Zellenblöcken wird durch Empfangen und Deko­ dieren des wertniedrigsten Bit-Signals Q₀ des gezählten Zei­ lenimplussignalwerts und des ersten internen Spaltenadressen­ signals YA₇ bis YA₀ adressiert. Die Spaltenadresse des ande­ ren Zellenblocks unter der Mehrzahl von Zellenblöcken wird durch Empfangen und Dekodieren des wertniedrigsten Bit-Si­ gnals Q₀ des gezählten Werts des Zeilentaktsignals und des zweiten internen Spaltenadressensignals YA₇ bis YA₀ adres­ siert. Die Ein- und Ausgangssignale der Mehrzahl von Zellen­ blöcken werden in Erwiderung auf das Auswahlsteuersignal aus­ gewählt.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nunmehr erläutert.

Fig. 4 zeigt ein Blockdiagramm des erfindungsgemäßen DRAM. Der erfindungsgemäße DRAM umfaßt eine Mehrzahl von Zellen­ blöcken 200A und 200B, einen internen Zeilenadressensignalge­ nerator 210 zum Erzeugen eines internen Zeilenadressensignals RAD (XA₇ bis XA₀) des oberen Acht-Bit-Signals Q₈ bis Q₁ (ausschließlich des wertniedrigsten Bit-Signals Q₀) durch Zählen eines Zeilentaktsignals RC mit dem Wert des externen Neun-Bit-Zeilenadressensignals ADD als Anfangswert in Erwide­ rung auf ein Zeilenadressenstrobesignal /RAS, einen ersten internen Spaltenadressensignalgenerator 220 zum Erzeugen ei­ nes ersten internen Acht-Bit-Spaltenadressensignals CAD1 (YA₇ bis YA₀) durch Zählen eines ersten Spaltentaktsignals CCA mit dem Wert des oberen Acht-Bit-Signals A₈ bis A₁ des externen Neun-Bit-Spaltenadressensignals ADD als Anfangswert in Erwi­ derung auf ein Spaltenadressenstrobesignal /CAS, einen zwei­ ten internen Spaltenadressensignalgenerator 230 zum Erzeugen eines zweiten internen Acht-Bit-Spaltenadressensignals CAD2 (YA₇ bis YA₀) durch Zählen eines zweiten Spalten-CCB-Taktim­ pulssignals mit dem Wert des oberen Acht-Bit-Signals A₈ bis A₁ des externen Neun-Bit-Spaltenadressensignals ADD als An­ fangswert in Erwiderung auf das Spaltenadressenstrobesignal /CAS und zum Erzeugen eines Spaltentaktsignals CC als Aus­ wahlsteuersignal SE zum Auswählen von Ein- und Ausgangssigna­ len der Mehrzahl von Zellenblöcken 200A und 200B gemäß dem Zustand des wertniedrigsten Bit-Signals A₀ der externen Spal­ tenadressensignale ADD, einen Zeilendekoder 240 zum Empfangen und Dekodieren des internen Zeilenadressensignals RAD, wo­ durch Zeilenadressen der Mehrzahl von Zellenblöcken 200A und 200B gleichzeitig adressiert werden, einen ersten Spaltende­ koder 250 zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals Q₀ des gezählten Werts des Zeilentaktsignals RC und des ersten internen Spaltenadressensignals CAD1, wodurch die Spaltenadresse eines Zellenblocks 200A der Mehrzahl von Zellenblöcken 200A und 200B adressiert wird, einen zweiten Spaltendekoder 260 zum Empfangen und Dekodieren des wertnied­ rigsten Bit-Signals Q₀ des gezählten Werts des Zeilentaktsi­ gnals RC und des zweiten internen Spaltenadressensignals CAD2, wodurch die Spaltenadresse des anderen Zellenblocks 200B der Mehrzahl von Zellenblöcken 200A und 200B adressiert werden; einen Ein-/Ausgabepuffer 270 zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken 200A und 200B in Erwiderung auf das Auswahlsteuersignal SE und einen Steuersignalgenerator 280 zum Empfangen und Puffern der ex­ ternen Zeilen- und Spaltenadressenstrobesignale /RAS und /CAS, der externen Zeilen- und Spaltentaktsignale RC und CC und der externen Steuersignale /W und /G, wodurch ein Steuer­ signal erzeugt wird.

Die Adressenstrobesignale /RAS und /CAS werden hier dem Adressengenerator 210, 220 und 230 über eine Leitung 281 zu­ geführt. Die Zeilen- und Spaltentaktsignale RC und CC werden über eine Leitung 282 dem Ein- und Ausgabepuffer 270 zuge­ führt. Die jeweiligen Zellenblöcke 200A und 200B umfassen vier 512×256 Zellenarrays 202s, vier Leseverstärker 204s, zwei 8-zu-256 Zeilendekoder 240s und einen 9-zu-512 Spalten­ dekoder 250. Die vorliegende Erfindung unterscheidet sich deshalb vom herkömmlichen Aufbau dadurch, daß ihr Aufbau ei­ nen unabhängigen Aufbau hat, der in Zellenblöcke unterteilt ist und außerdem einen internen Adressengenerator umfaßt.

Wie in Fig. 5 gezeigt, umfaßt der Zeilenadressensignalgenera­ tor einen binären Neun-Bit-Zähler CNT1 zum Empfangen eines Neun-Bit-Adressensignals ADD (A₈ bis A₀) als seine Eingabe in Erwiderung auf ein Ladesignal LD und zum Zählen eines Zeilen­ taktsignals RC mit dem empfangenen Wert als Anfangswert, und einen ersten Ladesignalgenerator 212 zum Erzeugen eines Lade­ signals synchron mit einem Zeilentaktsignal RC und in Erwide­ rung auf ein Zeilenadressenstrobesignal /RAS.

Der erste Ladesignalgenerator 212 umfaßt zwei Flip-Flops FF1 und FF2 und einen Inverter NT1 derart, daß eine Ausgabe "0" an der führenden Flanke des Zeilenadressenstrobesignals /RAS erzeugt wird, wobei die Ausgabe "0" mit einer ansteigenden Flanke des Zeilentaktsignals RC synchronisiert wird, um dar­ aufhin als Voreinstellsignal /PR erzeugt zu werden, das rück­ gekoppelt wird, wodurch die Ausgabe "0" in eine Ausgabe "1" geändert wird, und derart, daß ein Ladesignal LD zum Laden des binären Neun-Bit-Zählers 212 an der ansteigenden Flanke erzeugt wird. In dem Zähler CNT1 wird das obere Acht-Bit-Si­ gnal Q₈ bis Q₁ als internes Zeilenadressensignal RAD (XA₇ bis XA₀) erzeugt, und das wertniedrigste Bit-Signal Q₀ wird als ein werthöchstes Bit-Signal YA₈ eines internen Spaltenadres­ sensignals erzeugt.

Wie in Fig. 6 gezeigt, umfaßt ein erster interner Spalten­ adressensignalgenerator 220 einen binären Acht-Bit-Zähler CNT2 zum Empfangen eines Acht-Bit-Adressensignals ADD (A₈ bis A₁) als seine Eingabe in Erwiderung auf ein Ladesignal LD, und zum Zählen eines ersten Spaltentaktsignals CCA mit dem empfangenen Wert als Anfangswert, einen zweiten Ladesignalge­ nerator 222 zum Erzeugen eines Ladesignals LD synchronisiert mit einem Spaltentaktsignal CC in Erwiderung auf ein Spalten­ adressenstrobesignal /CAS, und einen ersten Spaltentaktsi­ gnalgenerator 224 zum Erzeugen eines ersten Spaltentaktsi­ gnals CCA aus dem Spaltentaktsignal CC in Abhängigkeit des Zustands des wertniedrigsten Bit-Signals A₀ des Acht-Bit- Adressensignals A₈ bis A₁. Der zweite Ladesignalgenerator 222 hat denselben Aufbau wie der erste Ladesignalgenerator 212 und umfaßt zwei Flip-Flops FF3 und FF4 und einen Inverter NT2 derart, daß ein zweites Ladesignal erzeugt wird, das mit dem Spaltentaktsignal CC, nicht jedoch mit dem Zeilentaktsignal RC synchronisiert ist. Der erste Spaltentaktsignalgenerator 224 umfaßt ein Flip-Flop FF5 zum Verriegeln des wertniedrig­ sten Bit-Signals A₀ des Adressensignals in Erwiderung auf die führende Kante des Spaltenadressenstrobesignals /CAS, um da­ durch ein Löschsignal /CLR zu erzeugen, ein Flip-Flop FF6 zum Verriegeln einer "0" (-Ausgabe) in Erwiderung auf die führen­ de Kante des Spaltenadressenstrobesignals /CAS, um dadurch ein Taktmodulationssignal CM asynchron in Bezug auf das Löschsignal /CLR und ein Voreinstellsignal /PR zu erzeugen, ein Flip-Flop FF7 zum Synchronisieren des Taktmodulationssi­ gnals CM mit dem Spaltentaktsignal CC, um dadurch das syn­ chronisierte Signal als das Voreinstellsignal /PR zu erzeu­ gen, und einen logischen Exklusivsummierschaltkreis XOR1 zum Durchführen eines logischen Exklusivsummierbetriebs in Bezug auf das Spaltentaktsignal CC und das Taktmodulationssignal CM, um dadurch ein erstes Spaltentaktsignal CCA zu erzeugen. Der Zähler CNT2 erzeugt ein Ausgangssignal Q₈ bis Q₁ als er­ stes internes Spaltenadressensignal CAD1 (YA₇ bis YA₀).

Wie in Fig. 7 gezeigt, umfaßt der zweite interne Spalten­ adressensignalgenerator einen binären Acht-Bit-Zähler CNT3 zum Empfangen eines Acht-Bit-Adressensignals ADD (A₈ bis A₁) in Erwiderung auf ein Ladesignal LD, und zum Zählen eines zweiten Spaltentaktsignals CCB mit dem empfangenen Signal als Anfangswert, einen dritten Ladesignalgenerator 232 zum Erzeu­ gen eines Ladesignals LD synchronisiert mit dem Spaltentakt­ signal CC in Erwiderung auf ein Spaltenadressenstrobesignal /CAS, eine Freigabeeinrichtung 234 zum Durchführen eines lo­ gischen Summierbetriebs in Bezug auf das wertniedrigste Bit- Signal A₀ des verriegelten Adressensignals und des Ladesi­ gnals zum Verriegeln des logischen Summensignals synchron mit dem Spaltentaktsignal, um dadurch das verriegelte Signal als Freigabesignal des Zählers CNT3 zu erzeugen, einen zweiten Spaltentaktsignalgenerator 236 zum Erzeugen eines zweiten Spaltentaktsignals CCB aus dem Spaltentaktsignal CC in Abhän­ gigkeit vom Zustand des wertniedrigsten Bit-Signals A₀ des Adressensignals, und einen Auswahlsteuersignalgenerator 238 zum Erzeugen eines Auswahlsteuersignals durch Durchführen ei­ nes logischen Exklusivsummierbetriebs in Bezug auf das wert­ niedrigste Bit-Signal A₀ des verriegelten Adressensignals und des Spaltentaktsignals. Der dritte Ladesignalgenerator 232 hat denselben Aufbau wie der zweite Ladesignalgenerator 222, mit dem Unterschied, daß er zwei Flip-Flops FF8 und FF9 und einen Inverter NT3 zum Erzeugen eines Ladesignals LD synchro­ nisiert mit dem invertierenden Spaltentaktsignal /CC (das durch den Inverter NT4 invertiert worden ist) anstelle des Spaltentaktsignals CC umfaßt. Der Freigabesignalgenerator 234 umfaßt einen logischen Summierschaltkreis OR zum Durchführen eines logischen Summierbetriebs in Bezug auf das wertniedrig­ ste Bit-Signal A₀ des verriegelten Adressensignals und des Ladesignals LD, und ein Flip-Flop FF10 zum Verriegeln des lo­ gischen Summensignals synchron mit dem Spaltentaktsignal CC, um dadurch das verriegelte Signal als Freigabesignal EN des Zählers CNT3 zu erzeugen. Der zweite Spaltentaktsignalgenera­ tor 236 umfaßt ein Flip-Flop FF11 zum Verriegeln des wert­ niedrigsten Bit-Signals A₀ des Adressensignals in Erwiderung auf die führende Flanke des Spaltenadressenstrobesignals /CAS, um dadurch ein invertiertes Ausgangssignal des verrie­ gelten Signals als Löschsignal /CLR zu erzeugen, ein Flip-Flop FF12 zum Verriegeln eines "0" (-Ausgangs) in Erwiderung auf die führende Kante des Spaltenadressenstrobesignals /CAS, um dadurch ein Taktmodulationssignal CM asynchron in Bezug auf das Löschsignal /CLR und ein Voreinstellsignal /PR zu er­ zeugen, ein Flip-Flop FF13 zum Erzeugen des Taktmodulations­ signals als das Voreinstellsignal /PR synchron mit dem inver­ tierten Spaltentaktsignal /CC, und einen logischen Exklusiv­ summierschaltkreis XOR2 zum Durchführen eines logischen Ex­ klusivsummierbetriebs in Bezug auf das Spaltentaktsignal CC und das Taktmodulationssignal CM, um dadurch ein zweites Spaltentaktsignal CCB zu erzeugen. Der Zähler CNT3 verhindert ein anfänglich unnötiges Zählen durch das Freigabesignal EN und erzeugt ein Ausgangssignal A₇ bis A₀ als zweites internes Spaltenadressensignal CAD2 (YA₇ bis YA₀). Der Auswahlsteuer­ signalgenerator 238 umfaßt einen logischen Exklusivsummier­ schaltkreis XOR3 zum Durchführen eines logischen Exklusivsum­ mierbetriebs in Bezug auf das wertniedrigste Bit-Signal A₀ des Adressensignals und des Spaltentaktsignals CC, um dadurch ein Auswahlsteuersignal SE zu erzeugen.

Die Arbeitsweise und die Wirkung einer erfindungsgemäßen Aus­ führungsform des vorstehend genannten Aufbaus wird nunmehr in Bezug auf die Fig. 8 und 9 näher erläutert.

In Bezug auf Fig. 8 wird das Adressensignal ADD in den inter­ nen Zeilenadressensignalgenerator 210 in Erwiderung auf eine abfallende Flanke des Zeilenadressenstrobesignals /RAS gela­ den. Das Zeilentaktsignal RC wird mit dem Wert der geladenen Zeilenadresse als Anfangswert gezählt. Das Ausgangssignal Q₈ bis Q₁ des gezählten Werts wird als internes Zeilenadressen­ signal RAD erzeugt, und das Ausgangssignal von Q₀ wird als das wertniedrigste Bit-Signal YA₈ des Spaltenadressensignals erzeugt. Der Zeilendekoder 240 empfängt deshalb ein Zeilen­ adressensignal RAD als seine Eingabe und benennt die Zeilen­ adresse der Zellenblöcke 200A und 200B in einer aufsteigenden Reihe aus dem Anfangswert der extern zugeführten Zeilen­ adresse. Auf das Zeilenadressenstrobesignal /RAS folgend wird das Adressensignal ADD jeweils in die ersten und zweiten Spaltenadressensignalgeneratoren 220 und 230 in Erwiderung auf eine abfallende Flanke des Spaltenadressenstrobesignals /CAS geladen. Die ersten und zweiten Spaltentaktsignale CCA und CCB werden mit dem Wert der geladenen Zeilenadressen als Anfangswert gezählt. Die Ausgangssignale Q₇ bis Q₁ des ge­ zählten Werts werden als erste und zweite Spaltenadressensi­ gnale CAD1 und CAD2 erzeugt.

Wenn der Zustand des wertniedrigsten Bit-Signals A₀ des ex­ tern zugeführten Spaltenadressensignals ADD "0" ist, führt zu diesem Zeitpunkt der aktive Zustand des Ladesignals LD des ersten Spaltenadressensignalgenerators 220 denjenigen des La­ designals LD des zweiten Spaltenadressensignalgenerators 230 durch eine halben Zyklus des Spaltentaktsignals CC. Das zwei­ te Spaltentaktsignal CCB des zweiten Spaltenadressensignalge­ nerators 230 verzögert das erste Spaltentaktsignal CCA um ei­ nen halben Zyklus des Spaltentaktsignals CC. Das erste Spal­ tenadressensignal CAD1 führt dadurch das zweite Spaltenadres­ sensignal CAD2 durch einen halben Zyklus des Spaltentaktsi­ gnals CC. Der erste Spaltendekoder 250 empfängt deshalb das erste Spaltenadressensignal CAD1 und benennt die Spalten­ adresse des ersten Zellenblocks 200A sequentiell in aufstei­ gender Reihe. Der zweite Spaltendekoder 260 empfängt das zweite Spaltenadressensignal CAD2 und benennt die Spalten­ adresse des zweiten Zellenblocks 200B sequentiell in aufstei­ gender Reihe. Zu diesem Zeitpunkt wird die Benennungszeit des zweiten Spaltendekoders 260 um einen halben Zyklus des Spal­ tentaktsignals CC im Vergleich zu demjenigen des ersten Spal­ tendekoders 250 verzögert. Dieselben Zeilenadressen der je­ weiligen Zellenarrays 202 der Zellenblöcke 200A und 200B wer­ den deshalb gleichzeitig benannt. Daraufhin wird die anfäng­ liche Spaltenleitung des Zellenblocks 200A durch das externe Spaltenadressensignal ADD benannt. Darauffolgend wird die an­ fängliche Spaltenleitung des Zellenblocks 200B durch das ex­ terne Spaltenadressensignal ADD um einen halben Zyklus später als diejenige des Zellenblocks 200A aufgrund eines Ladezu­ stands bezeichnet, der um einen halben Zyklus des Spalten­ taktsignals CC verzögert ist. Von diesem Zeitpunkt beginnt das Laden der nächsten Spaltenleitung des Zellenblocks 200B. Die nächste geladene Spaltenleitung des Zellenblocks 200A wird daraufhin benannt und die Ladung der nächsten Spalten­ leitung des Zellenblocks 200B beginnt zum selben Zeitpunkt. Auf diese Weise werden die Zellblöcke abwechselnd derart adressiert, daß dann, wenn die Spaltenleitung eines Zellen­ blocks benannt wird, die Ladung der Spaltenleitung eines wei­ teren Zellenblocks beginnt. Daten a₀, a₁, a₂, a₃, . . . b₀, b₁, b₂, b₃, . . . der Zelle, die in den jeweiligen Zellenblöcken 200A und 200B benannt worden ist, die durch ein derartiges Adressierverfahren adressiert worden sind, werden zu dem Ein- /Ausgabepuffer 270 übertragen. Der Ein-/Ausgabepuffer 270 gibt selektiv Daten a₀, a₁, a₂, a₃, . . . aus, die aus dem Zel­ lenblock 200A in der "0"-Periode des Auswahlsteuersignals SE ausgegeben werden, und gibt selektiv Daten b₀, b₁, b₂, b₃, . . . aus, die aus dem Zellenblock 200B in der "1"-Periode des Auswahlsteuersignals SE zugeführt werden. Die Ausgangsdaten werden deshalb in der Reihenfolge a₀, b₀, a₁, b₁, a₂, b₂, a₃, b₃, . . . ausgegeben.

Wenn der Zustand des wertniedrigsten Bit-Signals A₀ des ex­ tern zugeführten Spaltenadressensignals ADD "1" ist, führt, wie in Fig. 9 gezeigt, in derselben Weise wie im "0"-Zustand der aktive Zustand des Ladesignals LD des ersten Spalten­ adressensignalgenerators 220 das Ladesignal LD des zweiten Spaltenadressensignalgenerators 230 durch einen halben Zyklus des Spaltentaktsignals CC. Das zweite Spaltentaktsignal CCB des zweiten Spaltenadressensignalgenerators 230 verzögert das erste Spaltentaktsignal CCA um einen halben Zyklus des Spal­ tentaktsignals CC. Das erste Taktsignal des ersten Spalten­ taktsignals CCA wird jedoch während eines halben Zyklus des Spaltentaktsignals lediglich zu dem Zweck erzeugt, einen ge­ zählten um eins zu erhöhen, und die folgenden Taktsignale des zweiten Taktsignals werden mit derselben Frequenz wie das Spaltentaktsignal erzeugt. Dadurch wird das erste Spalten­ taktsignal im Vergleich zum zweiten Taktsignal um einen hal­ ben Zyklus verzögert. Dieselben Zeilenadressen der jeweiligen Zellenarrays 202 der Zellenblöcke 200A und 200B werden des­ halb gleichzeitig benannt. Daraufhin wird die anfängliche Spaltenleitung des Zellenblocks 200B durch das externe Spal­ tenadressensignal ADD benannt. Darauffolgend wird die anfäng­ liche Spaltenleitung des Zellenblocks 200A durch das externe Spaltenadressensignal ADD um einen halben Zyklus des Spalten­ taktsignals CC später benannt als dasjenige des Zellenblocks 200B. Zu diesem Zeitpunkt beginnt die Ladung der nächsten Spaltenleitung des Zellenblocks 200A. Darauffolgend wird die nächste geladene Spaltenleitung des Zellenblocks 200B be­ nannt, und gleichzeitig beginnt die Ladung der zweiten näch­ sten Spaltenleitung des Zellenblocks 200A. Auf diese Weise werden Zellenblöcke abwechselnd derart adressiert, daß dann, wenn die Spaltenleitung des Zellenblocks benannt wird, die Ladung der Spaltenleitung eines anderen Blocks beginnt. Daten a₀, a₁, a₂, a₃, . . . , b₀, b₁, b₂, b₃, . . . der Zelle, die in den jeweiligen Zellenblöcken 200A und 200B benannt sind, die durch ein derartiges Adressierverfahren adressiert sind, wer­ den zu dem Ein-/Ausgabepuffer 270 übertragen. Der Ein- /Ausgabepuffer 270 gibt Daten b₀, b₁, b₂, b₃, . . . selektiv aus, die aus dem Zellenblock 200B in der "1"-Periode des Aus­ wahlsteuersignals SE zugeführt worden sind, und gibt Daten a₀, a₁, a₂, a₃, . . . selektiv aus, die aus dem Zellenblock 200A in der "0" -Periode des Auswahlsteuersignals SE zugeführt werden. Die Ausgangsdaten werden deshalb in der Reihenfolge b₀, a₁, b₁, a₂, b₂, a₃, b₃, . . . ausgegeben.

Wie vorstehend beschrieben, werden gemäß einer Ausführungs­ form der vorliegenden Erfindung Spaltenleitungen verschiede­ ner Zellenblöcke abwechselnd betrieben und vorgeladen. Außer­ dem werden interne Adressensignale erzeugt, um daraufhin durch internes Zählen von Taktsignalen adressiert zu werden, ohne weiterhin weitere externe Adressensignale zu empfangen, nachdem ein externes Adressensignal empfangen worden ist. Da­ durch wird der Hochgeschwindigkeitsbetrieb ohne Datenkolli­ sion ermöglicht.

Anhand von Fig. 10 wird nunmehr eine weitere Ausführungsform der vorliegenden Erfindung erläutert. Bei dieser Ausführungs­ form der vorliegenden Erfindung sind zu der ersten Ausfüh­ rungsform der vorliegenden Erfindung gleiche Bestandteile durch dieselben Bezugsziffern bezeichnet, deshalb ihre Be­ schreibung entfallen kann.

Bei dem Adressierverfahren eines Doppel-Anschluß(port)­ speicher mit einem Direktzugriffanschluß, einem seriellen Anschluß und einer Mehrzahl von Zellenblöcken, wobei die jeweiligen Zellenblöcke abwechselnd adressiert werden, umfaßt das Verfahren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung folgende Schritte: Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen von Zeilentaktsignalen mit dem Wert des externen n-Bit-Zeilenadressensignals als Anfangswert in Erwiderung auf ein Zeilenadressenstrobesignal; Erzeugen eines ersten internen (n-1)-Bit-Spaltenadressensignals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit- Signals von externen n-Bit-Spaltenadressensignalen als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesi­ gnal; Erzeugen eines zweiten internen (n-1)-Bit-Spaltenadres­ sensignals durch Zählen eines zweiten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit- Spaltenadressensignale als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal, und Erzeugen eines Spaltentakt­ signals als Auswahlsteuersignal zum Auswählen von Eingangs- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Über­ einstimmung mit dem Zustand des wertniedrigsten Bit-Signals des externen Spaltenadressensignals, Empfangen und Dekodieren des internen Zeilenadressensignals, wodurch die Zeilenadres­ sen der Mehrzahl von Zellenblöcken gleichzeitig adressiert werden, Empfangen und Dekodieren des wertniedrigsten Bit-Si­ gnals des gezählten Zeilentaktsignalwerts und des ersten in­ ternen Spaltenadressensignals, wodurch die Spaltenadresse ei­ nes Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird; Empfangen und Dekodieren des wertniedrigsten Bit-Si­ gnals des gezählten Zeilentaktsignalwerts und des zweiten in­ ternen Spaltenadressensignals, wodurch die Spaltenadresse des anderen Zellenblocks der Mehrzahl von Zellenblöcken adres­ siert wird; Auswählen von Eingangs- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteu­ ersignal; Erzeugen von wechselseitig invertierten ersten und zweiten internen seriellen Taktsignalen aus dem externen se­ riellen Taktsignal in Abhängigkeit des Zustands des wertnied­ rigsten Bit-Signals des externen Spaltenadressensignals in Erwiderung auf das Spaltenadressenstrobesignal; Erzeugen ei­ nes ersten seriellen Auswahlsteuersignals durch Empfangen des wertniedrigsten Bit-Signals des Zeilenadressensignals und des ersten internen Spaltenadressensignals und Zählen des ersten internen seriellen Taktsignals von dem empfangenen Wert; Er­ zeugen eines zweiten seriellen Auswahlsteuersignals durch Empfangen des wertniedrigsten Bit-Signals des Zeilenadressen­ signals und des zweiten internen Spaltenadressensignals und Zählen des zweiten internen seriellen Taktsignals von dem empfangenen Wert; seriell-parallel Umwandeln der Zeilendaten eines Zellenblocks in Erwiderung auf das erste serielle Aus­ wahlsteuersignal; seriell-parallel Umwandeln der Zeilendaten eines weiteren Zellenblocks in Erwiderung auf das zweite se­ rielle Auswahlsteuersignal; und serielles Eingeben und Ausge­ ben, wodurch die seriell umgewandelten seriellen Datenpaare in Erwiderung auf das serielle Eingangs- und Ausgangsauswahl­ steuersignal abwechselnd ausgewählt werden.

In einer Doppelanschlußspeichervorrichtung mit einem Direkt­ zugriffanschluß, einem seriellen Anschluß und einer Mehrzahl von Zellenblöcken umfaßt die Vorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung einen internen Zeilenadressensignalgenerator zum Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zäh­ len von Zeilentaktsignalen mit dem Wert eines externen n-Bit- Zeilenadressensignals als Anfangswert in Erwiderung auf ein Zeilenadressenstrobesignal, einen ersten internen Spalten­ adressensignalgenerator zum Erzeugen eines ersten internen (n-1)-Bit-Spaltenadressensignals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals von externen n-Bit-Spaltenadressensignalen als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal, einen zweiten internen Spaltenadressensignalgenerator zum Erzeugen eines zweiten internen (n-1)-Bit-Spaltenadressensignals durch Zäh­ len eines zweiten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit-Spaltenadressensignale als Anfangswert in Erwiderung auf das Spaltenadressenstrobe­ signal und Erzeugen eines Spaltentaktsignals als Auswahlsteu­ ersignal zum Auswählen von Eingangs- und Ausgangssignalen der Mehrzahl von Zellenblöcken entsprechend dem Zustand des wert­ niedrigsten Bit-Signals der externen Spaltenadressensignale, einen Zeilendekoder zum Empfangen und Dekodieren des internen Zeilenadressensignals, wodurch die Zeilenadressen der Mehr­ zahl von Zellenblöcken gleichzeitig adressiert werden, einen ersten Spaltendekoder zum Empfangen und Dekodieren des wert­ niedrigsten Bit-Signals des gezählten Spaltentaktsignalwerts und des ersten internen Spaltenadressensignals, wodurch die Spaltenadresse eines Zellenblocks der Mehrzahl von Zellen­ blöcken adressiert wird, einen zweiten Spaltendekoder zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des zweiten internen Spaltenadressensignals, wodurch die Spaltenadresse des ande­ ren Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird, einen Ein- und Ausgabepuffer zum Auswählen von Ein­ gangs- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal, einen seriellen Takt­ signalgenerator zum Erzeugen gegenseitig invertierter erster und zweiter interner serieller Taktsignale von dem externen seriellen Taktsignal in Abhängigkeit vom Zustand des wert­ niedrigsten Bit-Signals des externen Spaltenadressensignals in Erwiderung auf das Spaltenadressenstrobesignal, einen er­ sten seriellen Auswahlsteuersignalgenerator zum Erzeugen ei­ nes ersten seriellen Auswahlsteuersignals durch Empfangen des wertniedrigsten Bit-Signals des Zeilenadressensignals und des ersten internen Spaltenadressensignals und Zählen des ersten internen seriellen Taktsignals von dem empfangenen Wert, ei­ nen zweiten seriellen Auswahlsteuersignalgenerator zum Erzeu­ gen eines zweiten seriellen Auswahlsteuersignals durch Emp­ fangen des wertniedrigsten Bit-Signals des Zeilenadressensi­ gnals und des zweiten internen Spaltenadressensignals und Zählen des zweiten internen seriellen Taktsignals von dem empfangenen Wert, einen ersten Seriell-parallel-Wandler zum seriell-parallel Umwandeln der Zeilendaten eines Zellenblocks in Erwiderung auf das erste serielle Auswahlsteuersignal, ei­ nen zweiten Seriell-parallel-Wandler zum seriell-parallel Um­ wandeln der Zeilendaten eines weiteren Zellenblocks in Erwi­ derung auf das zweite serielle Auswahlsteuersignal, einen se­ riellen Ein- und Ausgabepuffer zum abwechselnden Auswählen der seriell umgewandelten seriellen Datenpaare in Erwiderung auf das serielle Eingangs- und Ausgangsauswahlsteuersignal, und einen Steuersignalgenerator zum Erzeugen der Zeilen- und Spaltenadressensignale, von Zeilen- und Spaltentaktsignalen, eines seriellen Taktsignals und eines internen Steuersignals durch Empfangen von externen Zeilen- und Spaltenadressenstro­ besignalen, externen Zeilen- und Spaltentaktsignalen, einem externen seriellen Taktsignal und einem externen Steuersi­ gnal.

Die Vorrichtung gemäß einer weiteren Ausführungsform der vor­ liegenden Erfindung umfaßt eine Mehrzahl von Zellenblöcken 300A und 300B, einen Zeilenadressensignalgenerator 210, einen ersten internen Spaltenadressensignalgenerator 220, einen zweiten internen Spaltenadressensignalgenerator 230, einen Zeilendekoder 240, einen ersten Spaltendekoder 250, einen zweiten Spaltendekoder 260, einen Ein- und Ausgabepuffer 270, einen seriellen Taktsignalgenerator 310 zum Erzeugen gegen­ seitig invertierter erster und zweiter interner serieller Taktsignale SCA und SCB aus dem seriellen Taktsignal SC in Abhängigkeit vom Zustand des wertniedrigsten Bit-Signals A₀ des externen Spaltenadressensignals ADD in Erwiderung auf das Spaltenadressenstrobesignal /CAS und zum Erzeugen eines seri­ ellen Ein- und Ausgangsauswahlsteuersignals SSE, einen ersten seriellen Auswahlsteuersignalgenerator 320 zum Erzeugen eines ersten seriellen Auswahlsteuersignals CS1 durch Empfangen des wertniedrigsten Bit-Signals Q₀ des Zeilenadressensignalgene­ rators 210 und des ersten internen Spaltenadressensignals CAD1 (YA₇ bis YA₀) des ersten internen Spaltenadressensignal­ generators 220 und Zählen des ersten internen seriellen Takt­ signals SCA von dem empfangenen Wert, einen zweiten seriellen Auswahlsteuersignalgenerator 330 zum Erzeugen eines zweiten seriellen Auswahlsteuersignals CS2 durch Empfangen des wert­ niedrigsten Bit-Signals Q₀ des Zeilenadressensignalgenerators 210 und des zweiten internen Spaltenadressensignals CAD2 des zweiten internen Spaltenadressensignalgenerators 230 und Zäh­ len des zweiten internen seriellen Taktsignals SCA von dem empfangenen Wert, einen ersten Seriell-parallel-Wandler 340a, 350a und 360a zum seriell-parallel Umwandeln der Zeilendaten eines Zellenblocks 300A in Erwiderung auf das erste serielle Auswahlsteuersignal CS1, einen zweiten Seriell-parallel-Wand­ ler 340b, 350b und 360b zum seriell-parallel Umwandeln der Zeilendaten eines anderen Zellenblocks 300B in Erwiderung auf das zweite serielle Auswahlsteuersignal CS2, einen seriellen Ein-/Ausgabepuffer 370 zum abwechselnden Auswählen von seri­ ellen Daten des ersten und zweiten Seriell-parallel-Wandlers in Erwiderung auf das serielle Ein-/Ausgangsauswahlsteuer­ signal SSE und einen Steuersignalgenerator 380 zum Empfangen und Puffern von externen Zeilen- und Spaltenadressenstrobe­ signalen /RAS und /CAS, externen Zeilen- und Spaltentakt­ signalen RC und CC, einem externen seriellen Taktsignal SC und externen Steuersignalen /W und /G.

Wie in Fig. 11 gezeigt, umfaßt der serielle Taktsignalgenera­ tor 310 ein Flip-Flop FF14 zum Verriegeln des wertniedrigsten Bit-Signals A₀ des externen Spaltenadressensignals ADD an der führenden Flanke des Spaltenadressenstrobesignals /CAS, einen ersten logischen Exklusivsummierschaltkreis XOR4 zum Durch­ führen eines logischen Exklusivsummierbetriebs in Bezug auf den Ausgang Q des Flip-Flops FF14 und des seriellen Taktsi­ gnals SC, wodurch ein erstes internes serielles Taktsignal SCA erzeugt wird, und einen zweiten logischen Exklusivsum­ mierschaltkreis XOR5 zum Durchführen eines logischen Exklu­ sivsummierbetriebs in Bezug auf den invertierten Ausgang /Q des Flip-Flops FF14 und des seriellen Taktsignals SC, wodurch ein zweites internes serielles Taktsignal SCB erzeugt wird. Der Inverter NT4 invertiert das Spaltenadressenstrobesignal /CAS und führt das invertierte Signal dem Taktsignalanschluß des Flip-Flops FF14 zu. Das erste interne serielle Taktsignal SCA wird als das serielle Ein-/Ausgangsauswahlsteuersignal SSE zum abwechselnden Auswählen der seriellen Ein-/Ausgangs­ daten des seriellen Ein-/Ausgabepuffers 370 zugeführt.

Die Seriell-parallel-Wandler 340a und 340b sind Auswahl­ schaltkreise für vier 1/512-Register, welche die Register se­ quentiell mit dem seriellen Ein-/Ausgabepuffer 370 in Erwide­ rung auf die ersten und zweiten seriellen Auswahlsteuersigna­ le CS1 und CS2 jeweils anschließen; die Seriell-parallel- Wandler 350a und 350b sind 1/512-Datenregister zum Verriegeln der seriellen Ein-/Ausgangsdaten, und die Wandler 360a und 360b sind vier 1/512-Übertragungstastschaltkreise zum Tast­ übertragen von Daten zwischen den Datenregistern und den Zel­ lenarrays.

Eine weitere Ausführungsform der vorliegenden Erfindung ist für einen VRAM ausgelegt, bei dem es sich um einen Doppelan­ schluß-DRAM mit einem Direktzugriffanschluß und einem seriel­ len Anschluß handelt. In einer zentralen Recheneinheit verar­ beitete graphische Daten werden in Zellenarrays über den Ein-/Ausgabepuffer 270 geschrieben, bei dem es sich um einen Di­ rektzugriffanschluß handelt. Die in die Zellenarrays ge­ schriebenen graphischen Daten werden über den seriellen Ein- /Ausgabepuffer 370 ausgelesen, bei dem es sich um einen seri­ ellen Anschluß 370 handelt, um daraufhin zu einer Anzeigevor­ richtung, wie beispielsweise einer Kathodenstrahlröhre, über­ tragen zu werden. Das Adressieren für die Lese- und Schreib­ vorgänge wird in derselben Weise durchgeführt wie diejenigen bei der vorstehend genannten Ausführungsform der vorliegenden Erfindung, und die Daten werden über einen Seriell-parallel- Wandler für eine serielle Umwandlung ausgegeben, wenn die adressierten Daten seriell ausgegeben werden sollen.

Während einer seriellen Ausgabe werden dann, wenn, wie in Fig. 12 gezeigt, der Zustand des wertniedrigsten Bit-Signals A₀ des Adressensignals ADD "0" ist, weil das erste interne serielle Taktsignal SCA das zweite interne serielle Taktsi­ gnal SCB um einen halben Zyklus des seriellen Taktsignals SC führt, Daten des Zellenblocks 300A zunächst ausgelesen, und der Zellenblock 300B wird vorgeladen. Wenn der Zustand des wertniedrigsten Bit-Signals A₀ des Adressensignals ADD "1" ist, werden deshalb, weil das erste interne serielle Taktsi­ gnal SCA das zweite interne serielle Taktsignal SCB um einen halben Zyklus des seriellen Taktsignals SC verzögert, Daten des Zellenblocks 300B zunächst ausgelesen, und der Zellen­ block 300A wird vorgeladen. Daraufhin wechseln erste serielle Daten a₁, a₂, a₃, . . . und zweite serielle Daten b₁, a₂, b₂, b₃, . . . in Bezug aufeinander um einen halben Zyklus des se­ riellen Taktsignals SC ab. Der serielle Ein-/Ausgabepuffer 370 wählt erste und zweite serielle Daten abwechselnd in Er­ widerung auf das erste serielle Ein-/Ausgabeauswahlsteuer­ signal SSE aus. Wenn A₀ = "0" ist, gibt der serielle Ein- /Ausgabepuffer 370 daraufhin serielle Daten a₁, b₁, a₂, b₂, a₃, b₃, . . . aus, und wenn A₀ = "1" ist, gibt der serielle Ein-/Ausgabepuffer 370 serielle Daten b₁, a₁, b₂, a₂, b₃, a₃, aus.

Wie vorstehend beschrieben werden gemäß der vorliegenden Er­ findung für den Hochgeschwindigkeitsbetrieb eines Speichers zum Speichern der sequentiell adressierten Daten, wie bei­ spielsweise graphische Daten, zwei Zellenblöcke abwechselnd mittels zwei unabhängigen Spaltendekodern adressiert, wodurch die Spaltenadressiergeschwindigkeit ohne eine Datenkollision angehoben und eine stabile Vorladeperiode erhalten wird. Au­ ßerdem wird ein externes Spaltenadressensignal lediglich ein­ mal zu einem anfänglichen Adressierzeitpunkt empfangen, und die folgenden Spaltenadressensignale werden ohne weitere Aus­ gabe intern erzeugt, wodurch ein problemloser externer Steu­ er- und Hochgeschwindigkeitsbetrieb gewährleistet wird.

Claims (14)

1. Adressierverfahren für eine Speichervorrichtung mit einer Mehrzahl von Zellenblöcken, wobei die jeweiligen Zellen­ blöcke abwechselnd adressiert werden, umfassend die Schritte:
Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen eines Zeilentaktsignals mit dem Wert eines externen n-Bit-Zeilenadressensignals als Anfangswert in Erwiderung auf ein Zeilenadressenstro­ besignal,
Erzeugen eines ersten internen (n-1)-Bit-Spaltenadressen­ signals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit- Spaltenadressensignale als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal,
Erzeugen eines zweiten internen Spaltenadressensignals durch Zählen eines zweiten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit- Spaltenadressensignale als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal und Erzeugen eines Spal­ tentaktsignals als Auswahlsteuersignal zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken entsprechend dem Zustand des wertniedrigsten Bit-Signals der externen Spaltenadressensignale,
Empfangen und Dekodieren des internen Zeilenadressensi­ gnals, wodurch Zeilenadressen der Mehrzahl von Zellen­ blöcken gleichzeitig adressiert werden,
Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des ersten inter­ nen Spaltenadressensignals, wodurch die Spaltenadresse eines Zellenblocks der Mehrzahl von Zellenblöcken adres­ siert wird,
Empfangen und Dekodieren des wertniedrigsten Signals des gezählten Zeilentaktsignalwerts und des zweiten internen Spaltenadressensignals, wodurch die Spaltenadresse des anderen Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird, und
Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal.

2. Speicheradressierverfahren nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Phase des ersten Spaltentaktsignals diejenige des zweiten Spaltentaktsignals durch einen hal­ ben Zyklus führt.

3. Speicheradressierverfahren nach Anspruch 2, dadurch ge­ kennzeichnet, daß das erste Spaltentaktsignal sich in Phase mit einem externen Spaltentaktsignal befindet, wenn das wertniedrigste Bit-Signal des externen Spaltenadres­ sensignals einen niedrigen Zustand hat, daß die erste Pe­ riode hohen Zustands des zweiten Spaltentaktsignals um einen halben Zyklus unmittelbar nach dem aktiven Zustand des Spaltenadressenstrobesignals erweitert und daraufhin invertiert wird, um sich in Phase mit dem externen Spal­ tentaktsignal zu befinden, und daß das zweite Spalten­ taktsignal sich in Phase mit dem externen Spaltentaktsi­ gnal befindet, wenn das wertniedrigste Bit-Signal des ex­ ternen Spaltenadressensignals einen hohen Zustand hat, und daß das erste Spaltentaktsignal den letzten Teil der Periode hohen Zustands des externen Spaltentaktsignals nach dem aktiven Zustand des Spaltenadressenstrobesignals in einen niedrigen Zustand überführt und daraufhin inver­ tiert wird, um in gleicher Phase mit dem externen Spal­ tentaktsignal zu sein.

4. Adressierverfahren für eine Speichervorrichtung mit einem Direktzugriffanschluß, einem seriellen Anschluß und einer Mehrzahl von Zellenblöcken, wobei die jeweiligen Zellen­ blöcke abwechselnd adressiert werden, umfassend die Schritte:
Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen eines Zeilentaktsignals mit dem Wert des externen n-Bit-Zeilenadressensignals als Anfangswert in Erwiderung auf ein Zeilenadressenstrobesi­ gnal,
Erzeugen eines ersten internen n-1-Bit-Spaltenadressensi­ gnals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals des externen n-Bit- Spaltenadressensignals als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal,
Erzeugen eines zweiten internen Spaltenadressensignals durch Zählen eines zweiten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals durch Zählen der exter­ nen n-Bit-Spaltenadressensignale als Anfangswert in Erwi­ derung auf das Spaltenadressenstrobesignal und Erzeugen eines Spaltentaktsignals als Auswahlsteuersignal zum Aus­ wählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken entsprechend dem Zustand des wertniedrig­ sten Bit-Signals der externen Spaltenadressensignale,
Empfangen und Dekodieren des internen Zeilenadressensi­ gnals, wodurch die Zeilenadressen der Mehrzahl von Zel­ lenblöcken gleichzeitig adressiert werden,
Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des ersten inter­ nen Spaltenadressensignals, wodurch die Spaltenadresse eines Zellenblocks der Mehrzahl von Zellenblöcken adres­ siert wird,
Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des zweiten in­ ternen Spaltenadressensignals, wodurch die Spaltenadresse des anderen Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird,
Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal,
Erzeugen gegenseitig invertierter erster und zweiter in­ terner serieller Taktsignale aus dem externen seriellen Taktsignal in Abhängigkeit vom Zustand des wertniedrig­ sten Bit-Signals des externen Spaltenadressensignals in Erwiderung auf das Spaltenadressenstrobesignal,
Erzeugen eines ersten seriellen Auswahlsteuersignals durch Empfangen des wertniedrigsten Bit-Signals des Zei­ lenadressensignals und des ersten internen Spaltenadres­ sensignals und Zählen eines ersten internen seriellen Taktsignals mit dem empfangenen Wert als Anfangswert,
Erzeugen eines zweiten seriellen Auswahlsteuersignals durch Empfangen des wertniedrigsten Bit-Signals des Zei­ lenadressensignals und des zweiten internen Spaltenadres­ sensignals und Zählen eines zweiten internen seriellen Taktsignals mit dem empfangenen Wert als Anfangswert,
seriell-parallel Umwandeln der Zeilendaten des einen Zel­ lenblocks in Erwiderung auf das erste serielle Auswahl­ steuersignal,
seriell-parallel Umwandeln der Zeilendaten des anderen Zellenblocks in Erwiderung auf das zweite serielle Aus­ wahlsteuersignal, und
serielles Ein- und Ausgeben, wobei die seriell umgewan­ delten seriellen Datenpaare abwechselnd in Erwiderung auf das serielle Ein- und Ausgangsauswahlsteuersignal ausge­ wählt werden.

5. Adressierverfahren für eine Speichervorrichtung mit einem Paar von Zellenblöcken, wobei das Paar von Zellenblöcken derart abwechselnd spaltenadressiert wird, daß die Spal­ tenleitung eines Zellenblocks unter dem Paar von Zellen­ blöcken vorgeladen wird, während die Spaltenleitung des anderen Zellenblocks adressiert wird, und wobei darauf­ folgend die vorgeladene Spaltenleitung des anderen Zel­ lenblocks adressiert wird, während die nächste Spalten­ leitung des Zellenblocks vorgeladen wird.

6. Speichervorrichtung mit einer Mehrzahl von Zellenblöcken, wobei die jeweiligen Zellenblöcke abwechselnd adressiert werden, mit:
einer internen Zeilenadressensignalerzeugungseinrichtung zum Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen eines Zeilentaktsi­ gnals mit dem Wert eines externen n-Bit-Zeilenadressensi­ gnals als Anfangswert in Erwiderung auf ein Zeilenadres­ senstrobesignal,
einer ersten internen Spaltenadressensignalerzeugungsein­ richtung zum Erzeugen eines ersten internen Spaltenadres­ sensignals durch Zählen eines ersten Spaltentaktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit-Spaltenadressensignale als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal,
einer zweiten internen Spaltenadressensignalerzeugungs­ einrichtung zum Erzeugen eines zweiten internen Spalten­ adressensignals durch Zählen eines zweiten Spaltentaktsi­ gnals mit dem Wert des oberen (n-1)-Bit-Signals unter den externen n-Bit-Spaltenadressensignalen als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal, und zum Erzeugen eines Auswahlsteuersignals zum Auswählen der Ein- und Ausgangssignale der Mehrzahl von Zellenblöcken durch Zählen eines Spaltentaktsignals in Abhängigkeit vom Zustand des wertniedrigsten Bit-Signals der externen Spaltenadressensignale,
einer Zeilendekodiereinrichtung zum Empfangen und Deko­ dieren des internen Zeilenadressensignals, wodurch Zei­ lenadressen der Mehrzahl von Zellenblöcken gleichzeitig adressiert werden,
einer ersten Spaltendekodiereinrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des ersten internen Spalten­ adressensignals, wodurch die Spaltenadresse eines Zellen­ blocks der Mehrzahl von Zellenblöcke adressiert wird,
einer zweiten Spaltendekodiereinrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des ge­ zählten Zeilentaktsignalwerts und des zweiten internen Spaltenadressensignals, wodurch die Spaltenadresse des anderen Zellenblocks der Mehrzahl von Zellenblöcke adres­ siert wird,
eine Ein-/Ausgabepuffereinrichtung zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal, und
einer Steuersignalerzeugungseinrichtung zum Erzeugen der Zeilen- und Spaltenadressensignale, der Zeilen- und Spal­ tentaktsignale und eines internen Steuersignals durch Empfangen der internen Zeilen- und Spaltenadressenstrobe­ signale, der externen Zeilen- und Spaltentaktsignale und eines externen Steuersignals.

7. Speichervorrichtung nach Anspruch 6, dadurch gekennzeich­ net, daß die interne Zeilenadressensignalerzeugungsein­ richtung einen n-Bit-Zähler zum Empfangen eines n-Bit- Adressensignals in Erwiderung auf ein Ladesignal und zum Zählen eines Zeilentaktsignals mit dem empfangenen Wert als Anfangswert und eine Ladesignalerzeugungseinrichtung zum Erzeugen des Ladesignals synchron mit dem Zeilensi­ gnal und in Erwiderung auf das Zeilenadressenstrobesignal umfaßt.

8. Speichervorrichtung nach Anspruch 6, dadurch gekennzeich­ net, daß die interne Spaltenadressensignalerzeugungsein­ richtung einen (n-1)-Bit-Zähler zum Empfangen eines ex­ ternen n-Bit-Adressensignals in Erwiderung auf ein Lade­ signal und zum Zählen eines ersten Spaltentaktsignals mit dem empfangenen Wert als Anfangswert umfaßt, eine Ladesi­ gnalerzeugungseinrichtung zum Erzeugen eines Ladesignals synchron mit dem Spaltentaktsignal in Erwiderung auf das Spaltenadressenstrobesignal und eine erste Spaltentaktsi­ gnalerzeugungseinrichtung zum Erzeugen des ersten Spal­ tentaktsignals aus dem Spaltentaktsignal in Abhängigkeit vom Zustand des wertniedrigsten Bit-Signals des externen Adressensignals.

9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeich­ net, daß die erste Spaltentaktsignalerzeugungseinrichtung ein erstes Flip-Flop zum Verriegeln des wertniedrigsten Bit-Signals des Adressensignals in Erwiderung auf die führende Flanke des Spaltenadressenstrobesignals umfaßt, um dadurch ein Löschsignal zu erzeugen, ein zweites Flip-Flop zum Verriegeln einer "Null" in Erwiderung auf die führende Flanke des Spaltenadressenstrobesignals, um da­ durch ein Taktmodulationssignal asynchron in Bezug auf das Löschsignal und ein Voreinstellsignal zu erzeugen, ein drittes Flip-Flop zum Erzeugen des Taktmodulationssi­ gnals als Voreinstellsignal synchron mit dem Spaltentakt­ signal, und einen logischen Exklusivsummierschaltkreis zum Durchführen eines logischen Exklusivsummierbetriebs in Bezug auf das Spaltentaktsignal und das Taktmodula­ tionssignal, um dadurch ein erstes Spaltentaktsignal zu erzeugen.

10. Speichervorrichtung nach Anspruch 6, dadurch gekennzeich­ net, daß die zweite Spaltenadressensignalerzeugungsein­ richtung einen (n-1)-Bit-Zähler zum Empfangen eines n-Bit-Adressensignals in Erwiderung auf ein Ladesignal und zum Zählen eines zweiten Spaltentaktsignals mit dem emp­ fangenen Wert als Anfangswert umfaßt, eine Ladesignaler­ zeugungseinrichtung zum Erzeugen des Ladesignals synchron mit dem Spaltentaktsignal und in Erwiderung auf ein Spal­ tenadressenstrobesignal, eine Freigabeeinrichtung zum Durchführen eines logischen Summierbetriebs in Bezug auf das wertniedrigste Bit-Signal des verriegelten Adressen­ signals und des Ladesignals und zum Verriegeln des logi­ schen Summensignals synchron mit dem Spaltentaktsignal, um dadurch das verriegelte Signal als Freigabesignal für den Zähler zu erzeugen, eine zweite Spaltentaktsignaler­ zeugungseinrichtung zum Erzeugen eines zweiten Spalten­ taktsignals aus dem Spaltentaktsignal in Abhängigkeit vom Zustand des wertniedrigsten Bit-Signals des externen Adressensignals, und eine Auswahlsteuersignalerzeugungs­ einrichtung zum Erzeugen eines Auswahlsteuersignals durch Durchführen eines logischen Exklusivsummierbetriebs in Bezug auf das wertniedrigste Bit-Signal des verriegelten Adressensignals und des Spaltentaktsignals.

11. Speichervorrichtung nach Anspruch 10, dadurch gekenn­ zeichnet, daß die Freigabeeinrichtung einen logischen Summierschaltkreis zum Durchführen eines logischen Sum­ mierbetriebs in Bezug auf das wertniedrigste Bit-Signal des verriegelten Adressensignals und des Ladesignals durchzuführen, einen Flip-Flop zum Verriegeln des logi­ schen Summensignals synchron mit dem Spaltentaktsignal, um dadurch das verriegelte Signal als Freigabesignal für den Zähler zu erzeugen.

12. Speichervorrichtung nach Anspruch 10, dadurch gekenn­ zeichnet, daß die zweite Spaltentaktsignalerzeugungsein­ richtung ein erstes Flip-Flop zum Verriegeln des wert­ niedrigsten Bit-Signals des externen Adressensignals in Erwiderung auf die führende Flanke des Spaltenadressen­ strobesignals umfaßt, um dadurch ein invertiertes Aus­ gangssignal des verriegelten Signals als Löschsignal zu erzeugen, ein zweites Flip-Flop zum Verriegeln einer "Null" in Erwiderung auf die führende Flanke des Spalten­ adressenstrobesignals, um ein Taktmodulationssignal asyn­ chron in Bezug auf das Löschsignal und ein Voreinstellsi­ gnal zu erzeugen, ein drittes Flip-Flop zum Synchronisie­ ren des Taktmodulationssignals mit dem invertierten Spal­ tentaktsignal, um dadurch das Voreinstellsignal zu erzeu­ gen, und einen logischen Exklusivsummierschaltkreis zum Durchführen eines logischen Exklusivsummierbetriebs in Bezug auf das Spaltentaktsignal und das Taktmodulations­ signal, um dadurch ein zweites Spaltentaktsignal zu er­ zeugen.

13. Speichervorrichtung nach Anspruch 10, dadurch gekenn­ zeichnet, daß die Auswahlsteuersignalerzeugungseinrich­ tung einen logischen Exklusivsummierschaltkreis zum Durchführen eines logischen Exklusivsummierbetriebs in Bezug auf das wertniedrigste Bit-Signal des verriegelten externen Adressensignals und des Spaltentaktsignals durchzuführen, um dadurch ein Auswahlsteuersignal zu er­ zeugen.

14. Doppelanschlußspeichervorrichtung mit einem Direktzu­ griffanschluß, einem seriellen Anschluß und einer Mehr­ zahl von Zellenblöcken, mit:
einer internen Zeilenadressensignalerzeugungseinrichtung zum Erzeugen eines internen Zeilenadressensignals des oberen (n-1)-Bit-Signals durch Zählen des Zeilentaktsi­ gnals mit dem Wert eines externen n-Bit-Zeilenadressensi­ gnals als Anfangswert in Erwiderung auf ein Zeilenadres­ senstrobesignal,
einer ersten internen Spaltenadressensignalerzeugungsein­ richtung zum Erzeugen eines ersten internen (n-1)-Bit- Spaltenadressensignals durch Zählen eines ersten Spalten­ taktsignals mit dem Wert des oberen (n-1)-Bit-Signals der externen n-Bit-Spaltenadressensignale als Anfangswert in Erwiderung auf ein Spaltenadressenstrobesignal,
einer zweiten internen Spaltenadressensignalerzeugungs­ einrichtung zum Erzeugen eines zweiten internen Spalten­ adressensignals durch Zählen eines zweiten Spaltentaktsi­ gnals mit dem Wert des oberen (n-1)-Bit-Signals der ex­ ternen n-Bit-Spaltenadressensignale als Anfangswert in Erwiderung auf das Spaltenadressenstrobesignal und zum Erzeugen eines Auswahlsteuersignals zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken durch Zählen eines Spaltentaktsignals in Abhängigkeit vom Zustand des wertniedrigsten Bit-Signals der externen Spaltenadressensignale,
einer Zeilendekodiereinrichtung zum Empfangen und Deko­ dieren des internen Zeilenadressensignals, wodurch Zei­ lenadressen der Mehrzahl von Zeilenblöcken gleichzeitig adressiert werden,
einer ersten Spaltendekodiereinrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des gezählten Zeilentaktsignalwerts und des ersten internen Spalten­ adressensignals, wodurch die Spaltenadresse eines Zellen­ blocks der Mehrzahl von Zellenblöcken adressiert wird,
einer zweiten Spaltendekodiereinrichtung zum Empfangen und Dekodieren des wertniedrigsten Bit-Signals des ge­ zählten Zeilentaktsignalwerts und des zweiten internen Spaltenadressensignals, wodurch die Spaltenadresse des anderen Zellenblocks der Mehrzahl von Zellenblöcken adressiert wird,
einer Ein- und Ausgabepuffereinrichtung zum Auswählen von Ein- und Ausgangssignalen der Mehrzahl von Zellenblöcken in Erwiderung auf das Auswahlsteuersignal,
einer seriellen Taktsignalerzeugungseinrichtung zum Er­ zeugen gegenseitig invertierter erster und zweiter inter­ ner serieller Taktsignale aus dem externen seriellen Taktsignal in Abhängigkeit vom Zustand des wertniedrig­ sten Bit-Signals des externen Spaltenadressensignals in Erwiderung auf das Spaltenadressenstrobesignal,
einer ersten seriellen Auswahlsteuersignalerzeugungsein­ richtung zum Erzeugen eines ersten seriellen Auswahlsteu­ ersignals durch Empfangen des wertniedrigsten Bit-Signals des Zeilenadressensignals und des ersten internen Spal­ tenadressensignals und Zählen des ersten internen seriel­ len Taktsignals mit dem empfangenen Wert als Anfangswert,
einer zweiten seriellen Auswahlsteuersignalerzeugungsein­ richtung zum Erzeugen eines zweiten seriellen Auswahl­ steuersignals durch Empfangen des wertniedrigsten Bit-Si­ gnals des Zeilenadressensignals und des zweiten internen Spaltenadressensignals und Zählen des zweiten internen seriellen Taktsignals mit dem empfangenen Wert als An­ fangswert,
einer ersten Seriell-parallel-Wandlereinrichtung zum se­ riell-parallel Umwandeln der Zeilendaten des einen Zel­ lenblocks in Erwiderung auf das erste serielle Auswahl­ steuersignal,
einer zweiten Seriell-parallel-Wandlereinrichtung zum se­ riell-parallel Umwandeln der Zeilendaten des anderen Zel­ lenblocks in Erwiderung auf das zweite serielle Auswahl­ steuersignal,
einer Ein-/Ausgabepuffereinrichtung zum abwechselnden Auswählen der seriell umgewandelten seriellen Datenpaare in Erwiderung auf das serielle Ein-/Ausgabe-serielle Aus­ wahlsteuersignal, und
einer Steuersignalerzeugungseinrichtung zum Erzeugen der Zeilen- und Spaltenadressensignale, der Zeilen- und Spal­ tentaktsignale und eines internen Steuersignals durch Empfangen externer Zeilen- und Spaltenadressenstrobesi­ gnale, externer Zeilen- und Spaltentaktsignale und eines externen Steuersignals.