FR2714514A1 - Procédé d'adressage de mémoire et dispositif pour sa mise en Óoeuvre. - Google Patents

Procédé d'adressage de mémoire et dispositif pour sa mise en Óoeuvre. Download PDF

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Abstract

Procédé d'adressage de mémoire et dispositif à cet effet possédant une paire de blocs de cellules (200A, 200B) caractérisé en ce que la paire de blocs de cellules sont alternativement adressés en colonne de telle manière que la ligne de colonne d'un bloc de cellules est préchargée tandis que la ligne de colonne de l'autre bloc de cellules est adressée, et en ce qu'ultérieurement, la ligne de colonne préchargée de l'autre bloc de cellules est adressée, tandis que la ligne de colonne suivante du premier bloc de cellules est préchargée. Par conséquent, le dispositif de mémoire dans lequel une pluralité de blocs de cellules sont alternativement adressés permet une vitesse de fonctionnement approximativement double.

Description

Procédé d'adressage de mémoire et
dispositif pour sa mise en oeuvre.
La présente invention a trait à un procédé d'adressage de mémoire et à un dispositif pour sa mise en oeuvre, et plus particulièrement, à un procédé d'adressage d'une mémoire à accès sélectif dynamique (DRAM) ou d'une mémoire à accès sélectif vidéo (VRAM) pour une utilisation dans une application graphique de
calculateur, et à un dispositif pour sa mise en oeuvre.
Une DRAM doit recevoir un signal de régénération et ainsi exige un circuit d'interface complexe à cet effet. Cependant, puisqu'une DRAM permet d'obtenir une intégration quadruple de celle d'une mémoire à accès sélectif statique (SRAM), des DRAM sont largement adoptées pour une utilisation en tant que mémoire principale d'un système calculateur qui exige un dispositif de mémoire de grande capacité. Des puces DRAM ont été initialement introduites selon un procédé d'entrée/sortie à un seul bit, mais un procédé d'entrée/sortie à quatre bits s'est progressivement imposé ensuite, qui a conduit enfin à la puce TMS44C257 de Texas Instruments, qui est un dispositif d'entrée/sortie à
quatre bits double.
La Figure 1 représente la configuration intérieure d'une DRAM classique avec un dispositif d'entrée/sortie à quatre bits double. La DRAM classique possède une mémoire-tampon d'adresse de rangée 100 et une mémoire-tampon d'adresse de colonne 110 pour recevoir et tamponner un signal d'adresse extérieur à neuf bits ADD, un décodeur de colonne 120 pour recevoir et décoder le signal d'adresse de colonne à neuf bits YAs à YAo de la mémoire-tampon d'adresse de colonne 110 et ainsi atteindre des adresses de colonne, un premier bloc de cellules 130 et et un second bloc de cellules 140, une mémoire-tampon d'entrée/sortie 150 pour tamponner les signaux d'entrée/sortie à quatre bits des premier et second blocs de cellules 130 et 140 pour entrer et délivrer sélectivement ceux-ci en réponse au signal de bit de plus fort poids (MSB) XAs d'un signal d'adresse de rangée à neuf bits XAs à XAo délivré par la mémoire-tampon d'adresse de rangée 100, et un circuit de synchronisation et de commande 60 pour recevoir les signaux de synchronisation et de commande extérieurs /RAS, /CAS, /W et /G et générer des signaux de synchronisation et de commande intérieurs. Les premier et second blocs de cellules comprennent chacun deux décodeurs de rangée 132 et 142 pour recevoir un signal d'adresse de rangée à huit bits XA7 à XAo à l'exclusion du bit de plus fort poids XA8 de la mémoire-tampon d'adresse de rangée 100 et décoder ceux-ci, quatre réseaux de 128 K cellules 134 et 144 et quatre amplificateurs de
détection 136 et 146.
En référence à la Figure 2, l'opération de lecture d'une DRAM
classique possédant la configuration précitée sera à présent décrite.
Le signal d'adresse extérieur As à Ao est tamponné sur le flanc descendant du signal d'échantillonnage d'adresse de rangée /RAS par la mémoire-tampon d'adresse de rangée 100 et le signal d'adresse de rangée tamponné XAs à XAo est transmis à des décodeurs de rangée 132 et 142 pour ensuite être décodé, activant ainsi la ligne de rangée décodée (mot) de réseaux de cellule 134 et 144. Ensuite, le signal d'adresse extérieur A8 à Ao est tamponné sur le flanc descendant du
signal d'échantillonnage d'adresse de colonne /CAS par la mémoire-
tampon d'adresse de colonne 110 et le signal d'adresse de colonne tamponné YA8 à YAo est transmis au décodeur de colonne 120 pour ensuite être décodé, en activant ainsi la ligne de colonne décodée (bit) de réseaux de cellules 134 et 144. Par conséquent, la cellule se trouvant à l'intersection de la ligne de rangée activée et de la ligne de colonne activée est adressée, et les données dans la cellule adressée sont transmises à la mémoire-tampon d'entrée/sortie 150 par
l'intermédiaire d'amplificateurs de détection 136 et 146. La mémoire-
tampon d'entrée/sortie 150 en réponse au signal MSB XAs de la mémoiretampon d'adresse de rangée 100 délivre sélectivement un signal de sortie à quatre bits des premier et second blocs de cellules 130 et 140. Au cours de cette opération de lecture, puisque le signal d'adresse de rangée et le signal d'adresse de colonne sont délivrés extérieurement pour chaque opération d'accès pour accéder aux cellules correspondantes, la période de charge et de décharge ("a" de la Figure 2) d'une ligne de rangée devient une période d'opération invalide, accroissant ainsi le cycle d'accès. Par conséquent, lorsque seulement des adresses de colonne sont modifiées séquentiellement en une série croissante dans la même ligne de rangée, comme représenté sur la Figure 3, en activant de façon répétitive le signal d'échantillonnage d'adresse de colonne /CAS durant la période d'activation (niveau bas) du signal d'échantillonnage d'adresse de rangée /RAS, le temps de charge et de décharge d'une ligne de rangée est supprimé, permettant ainsi une opération d'accès à grande vitesse qui est connue sous le nom de mode page. Spécifiquement, le mode page est principalement utilisé pour accéder de façon répétitive à des adresses séquentielles,
comme dans une VRAM.
Cependant, le mode page précité exige également une durée prédéterminée pour la période invalide ("b" de la Figure 3) qui s'étend d'un accès de colonne au suivant. Par exemple, en lisant séquentiellement les données provenant de cellules adjacentes ayant des adresses (0,0) et (0,1) sur la Figure 1, un intervalle d'attente prédéterminé est nécessaire après une adresse d'accès (0,0) et avant une adresse d'accès (0,1) afin d'éviter une collision entre données. Cet état "d'attente" est nécessaire puisque la colonne chargée par l'adresse de colonne "0" pour accéder à l'adresse (0,0) dans les blocs de cellules respectifs 130 et 140 doit être complètement déchargée et ensuite la colonne suivante "1" doit être chargée de sorte que l'adresse (0,1) puisse ensuite être accédée. Ainsi, chaque ligne de colonne nécessite
un temps de charge et de décharge.
Par ailleurs, puisque les blocs de cellules 130 et 140 sont simultanément adressés en colonne par un seul décodeur de colonne , des signaux de sortie à quatre bits des blocs de cellules adressés et 140 atteignent la mémoire-tampon d'entrée/sortie 150 simultanément. Par conséquent, si la mémoire-tampon d'entrée/sortie 150 délivre le signal de sortie à quatre bits du bloc de cellules 130, tout d'abord le signal de sortie à quatre bits du bloc de cellules 140 doit attendre, ce qui se traduit par un accroissement du temps d'accès
aussi long que l'intervalle d'attente.
Egalement, puisqu'un nouveau signal d'adresse de colonne extérieur doit être entré même pour des adresses séquentielles d'une série croissante, pour chaque opération d'accès, un contrôle extérieur
est difficile à obtenir.
En particulier, dans une VRAM à port double par lequel des données sont transmises depuis l'unité de traitement centrale par l'intermédiaire d'un port à accès sélectif et que des données d'affichage sont transmises à un tube à rayons cathodiques par l'intermédiaire d'un port série, des adresses séquentielles d'une série croissante sont répétées. Par conséquent, un accès à vitesse élevée et un contrôle extérieur facile sont nécessaires pour obtenir une
résolution élevée de tubes cathodiques.
Pour résoudre le problème de l'art antérieur, un des buts de la présente invention est de proposer un procédé d'adressage de mémoire
permettant un accès à vitesse élevée.
Un autre but de la présente invention est de proposer une DRAM
à port double ayant une vitesse d'accès élevée.
Pour atteindre le but précité, le procédé d'adressage de mémoire selon la présente invention est caractérisée en ce qu'une paire de blocs de cellules sont alternativement adressés par colonne de telle manière que la ligne de colonne d'un bloc de cellules est préchargée tandis que la ligne de colonne de l'autre bloc de cellules est adressée, et en ce qu'ultérieurement, la ligne de colonne préchargée de l'autre bloc de cellules est adressée tandis que la ligne de colonne suivante
du premier bloc de cellules est préchargée.
Le dispositif selon la présente invention comporte: une pluralité de blocs de cellules; des moyens de génération de signal d'adresse de rangée intérieur pour générer un signal d'adresse de rangée intérieur du signal supérieur à (n-l) bits en comptant une horloge de rangée avec la valeur d'un signal d'adresse de rangée extérieur à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée; des premiers moyens de génération de signal d'adresse de colonne intérieur pour générer un premier signal d'adresse de colonne intérieur à (n-l) bits en comptant une première horloge de colonne avec la valeur du signal supérieur à (n-1) bits de signaux d'adresse de colonne extérieure à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne des seconds moyens de génération de signal d'adresse de colonne intérieur pour générer un second signal d'adresse de colonne intérieur à (n-l) bits en comptant une seconde horloge de colonne avec la valeur du signal supérieur à (n-l) bits des signaux d'adresse de colonne extérieur à n bits en tant que valeur initiale en réponse au signal d'échantillonnage d'adresse de colonne, et pour générer une horloge de colonne en tant que signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules, conformément à l'état du signal de bit de plus faible poids des signaux d'adresse de colonne extérieur; des moyens de décodage de rangée pour recevoir et décoder le signal d'adresse de rangée intérieur, en adressant ainsi des adresses de rangée de la pluralité de blocs de cellules simultanément; des premiers moyens de décodage de colonne pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée d'horloge de rangée et le premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de la pluralité de blocs de cellules; des seconds moyens de décodage de colonne pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée d'horloge de rangée et le second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de la pluralité de blocs de cellules; des moyens de tamponnage d'entrée/sortie pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules en réponse audit signal de commande de sélection; et des moyens de génération de signal de commande pour générer les signaux d'adresse de rangée et de colonne, des horloges de rangée et de colonne et un signal de commande intérieur en recevant des signaux d'échantillonnage d'adresse extérieurs de rangée et de colonne, des horloges de rangée
et de colonne extérieures, et un signal de commande extérieur.
Selon la présente invention, des lignes de colonne de blocs de
cellules différentes sont alternativement commandées et préchargées.
Egalement, un signal d'adresse intérieur est généré pour ensuite être adressé, en comptant des horloges intérieurement sans recevoir un autre signal d'adresse extérieur une fois qu'un signal d'adresse extérieur est reçu. Par conséquent, un fonctionnement à, vitesse élevée
sans aucune collision de données est obtenu.
Les buts et avantages précités de la présente invention
ressortiront mieux de la description détaillée d'un de ses modes de
réalisation préférés en référence aux dessins annexés sur lesquels: la Figure 1 est un schéma synoptique d'une mémoire à accès sélectif dynamique classique (DRAM); la Figure 2 représente des diagrammes de formes d'onde pour expliquer une opération de lecture de la DRAM classique; la Figure 3 représente des diagrammes de formes d'onde pour expliquer une opération en mode page de la DRAM classique; la Figure 4 est un schéma synoptique d'une DRAM selon un mode de réalisation de la présente invention; la Figure 5 est un schéma de circuit détaillé du générateur d'adresse de rangée représenté sur la Figure 4; la Figure 6 est un schéma de circuit détaillé du premier générateur d'adresse de colonne représenté sur la Figure 4; la Figure 7 est un schéma de circuit détaillé du second générateur d'adresse de colonne représenté sur la Figure 4; la Figure 8 représente des diagrammes de formes d'onde de différentes parties représentées sur la Figure 6; la Figure 9 représente des diagrammes de formes d'onde de différentes parties représentées sur la Figure 7; la Figure 10 est un schéma synoptique d'une VRAM selon un autre mode de réalisation de la présente invention; la Figure 11 est un schéma de circuit détaillé du générateur d'horloge série représentée sur la Figure 10; et la Figure 12 représente des diagrammes de formes d'onde de
différentes parties représentées sur les Figures 10 et 11.
Tout d'abord, comme décrit ci-dessus, le procédé d'adressage de mémoire selon la présente invention est caractérisé en ce qu'une paire de blocs de cellules sont alternativement adressés en colonne de telle manière que la ligne de colonne d'un bloc de cellules soit préchargée tandis que la ligne de colonne de l'autre bloc de cellule est adressée, et en ce qu'ultérieurement, la ligne de colonne préchargée de l'autre bloc de cellules est adressée tandis que la ligne de cdlonne suivante
du premier bloc de cellules est préchargée.
De façon plus détaillée, dans le procédé d'adressage du dispositif de mémoire possédant une pluralité de blocs de cellules, de telle manière que les blocs de cellules respectifs soient alternativement adressés, un signal d'adresse de rangée intérieur XA7 à XAo du signal supérieur à (n-i) bits est généré à partir de la valeur comptée Qs à Qo en comptant une horloge de rangée RC avec la valeur d'un signal d'adresse de rangée extérieur à n bits ADD en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée /RAS. Un premier signal d'adresse de colonne intérieur à (n-1) bits YA7 à YAo est généré en comptant une première horloge de colonne CCA avec la valeur du signal supérieur à (n-1) bits As à Ai de signaux d'adresse de colonne extérieurs à n bits ADD en tant que valeur initiale en réponse à un signal d'échantillonnage de colonne /CAS. Un second signal d'adresse de colonne intérieur à (n-1) bits YA7 à YAo est généré en comptant une seconde horloge de colonne CCB avec la valeur du signal supérieur à (n- 1) bits As à A1 de signaux d'adresse de colonne extérieurs à n bits ADD en tant que valeur initiale en réponse au signal d'échantillonnage d'adresse de colonne /CAS. UNe horloge de colonne est générée en tant que signal de commande de sélection SE pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules, conformément à l'état du signal de bit de plus faible poids Ao des signaux d'adresse de colonne extérieurs ADD. Des adresses de rangée de la pluralité de blocs de cellules sont simultanément adressées en recevant et en décodant le signal d'adresse de rangée intérieur XA7 à XAo. L'adresse de colonne d'un bloc de cellules parmi la pluralité de blocs de cellules est adressée en recevant et en décodant le signal de bit de plus faible poids (Qo) de la valeur comptée d'horloge de rangée et le premier signal d'adresse de colonne intérieur YA7 à YAo. L'adresse de colonne de l'autre bloc de cellules parmi la pluralité de blocs de cellules est adressée en recevant et en décodant le signal de bit de plus faible poids Qo de la valeur comptée de l'horloge de rangée et le second signal d'adresse de colonne intérieur YA7 à YAo. Les signaux d'entrée et de sortie de la pluralité de blocs de cellules sont sélectionnés en réponse,au signal de
commande de sélection.
Un mode de réalisation préféré de la présente invention sera à
présent décrit.
La Figure 4 est un schéma synoptique de la DRAM selon la présente invention. La DRAM selon la présente invention comprend une pluralité de blocs de cellules 200A et 200B, un générateur de signal d'adresse de rangée intérieur 201 pour générer un signal d'adresse de rangée intérieur RAD (XA7 à XAo) du signal supérieur à huit bits Q8 à Q' (à l'exclusion du signal de bit de plus faible poids Qo) en comptant une horloge de rangée RC avec la valeur du signal d'adresse de rangée extérieur à neuf bits ADD en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée /RAS, un premier générateur de signal d'adresse de colonne intérieur 220 pour générer un premier signal d'adresse de colonne intérieur à huit bits CAD1 (YA7 à YAo), en comptant une première horloge de colonne CCA avec la valeur du signal supérieur à huit bits As à Ai du signal d'adresse de colonne extérieur à neuf bits ADD en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne /CAS, un second générateur de signal d'adresse de colonne intérieur 230 pour générer un second signal d'adresse de colonne intérieur à huit bits CAD2 (YA7 à YAo), en comptant une seconde horloge de colonne CCB avec la valeur du signal supérieur à huit bits A8 à Ai du signal d'adresse de colonne extérieur à neuf bits ADD en tant que valeur initiale en réponse au signal d'échantillonnage d'adresse de colonne /CAS et pour générer une horloge de colonne CC en tant que signal de commande de sélection SE pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules 200A et 200B conformément à l'état du signal de bit de plus faible poids Ao des signaux d'adresse de colonne extérieur ADD, un décodeur de rangée 240 pour recevoir et décoder le signal d'adresse de rangée intérieur RAD, en adressant ainsi des adresses de rangée de la pluralité de blocs de cellules 200A et B simultanément, un premier décodeur de colonne 250 pour recevoir et décode le signal de bit de plus faible poids Qo de la valeur comptée de l'horloge de rangée RC et le premier signal d'adresse de colonne intérieur CAD1, en adressant ainsi l'adresse de colonne' d'un bloc de cellules 200A de la pluralité de blocs de cellules 200A et 200B, un second décodeur de colonne 260 pour recevoir et décoder le signal de bits de plus faible poids Qo de la valeur comptée de l'horloge de rangée RC et le second signal d'adresse de colonne intérieur CAD2, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules 200B de la pluralité de blocs de cellules 200A et 200B; une mémoire-tampon d'entrée/sortie 270 pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules 200A et 200B en réponse au signal de commande de sélection SE; et un générateur de signal de commande 280 pour recevoir et tamponner des signaux d'échantillonnage d'adresse de rangée et de colonne extérieurs /RAS et /CAS, des horloges de rangée et de colonne extérieures RC et CC, et des signaux de commande
extérieurs /W et /G, en générant ainsi un signal de commande.
Ici, les signaux d'échantillonnage d'adresse /RAS et /CAS sont appliqués au générateur d'adresse 210, 220 et 230 par l'intermédiaire d'une ligne 281. Les horloges de rangée et de colonne RC et CC sont appliquées à une mémoire-tampon d'entrée et de sortie 270 par l'intermédiaire d'une ligne 282. Les blocs de cellules respectifs 200A et 200B comprennent quatre réseaux de cellules 512 x 256 202s, quatre amplificateurs de détection 204s, deux décodeurs de rangée 8-à-256 240s, et un décodeur de colonne 9-à-512 250. Par conséquent, la présente invention diffère de la configuration classique en ce que sa configuration est indépendante d'une autre divisée en blocs de cellules
et elle comprend en outre un générateur d'adresse intérieur.
En référence à la Figure 5, le générateur de signal d'adresse de rangée comprend un compteur binaire à neuf bits CNT1 pour recevoir un signal d'adresse à neuf bits ADD (As à Ao), en tant que signal d'entrée en réponse à un signal de charge FD et pour compter une horloge de rangée RC avec la valeur reçue en tant que valeur initiale, et un premier générateur de signal de charge 212 pour générer un signal de charge en synchronisation avec une horloge de rangée RC et en réponse à un signal d'échantillonnage d'adresse de rangée /RAS. Le premier générateur de signal de charge 212 comprend deux bascules FF1 et FF2 et un inverseur NT1 de sorte qu'un signal de sortie "0" est généré sur le flanc antérieur du signal d'échantillonnage d'adresse de rangée /RAS et le signal de sortie "0" est synchronisé sur un flanc ascendant de l'horloge de rangée RC pour ensuite être généré en tant que signal prédéterminé /PR pour lui être appliqué en rétroaction, changeant ainsi le signal de sortie "0" en un signal de sortie "1" et de sorte qu'un signal de charge LD pour charger le compteur binaire à neuf bits 212 est généré sur le flanc ascendant. Dans le compteur CNT1, le signal à huit bits supérieur Qs à Qi est généré en tant que signal d'adresse de rangée intérieur RAD (XA7 à XAo), et le signal de bit de plus faible poids Qo est généré en tant que signal de bit de
plus fort poids YAs d'un signal d'adresse de colonne intérieur.
En se réfèrant à la Figure 6, un premier générateur de signal d'adresse de colonne intérieur 220 comprend un compteur binaire à huit bits CNT2 pour recevoir un signal d'adresse à huit bits ADD (As à Ai) en tant que signal d'entrée en réponse à un signal de charge LD et compter une première horloge de colonne CCA avec la valeur reçue en tant que valeur initiale, un second générateur de signal de charge 222 pour générer un signal de charge LD synchronisé sur une horlogç de colonne CC en réponse à un signal d'échantillonnage d'adresse de colonne /CAS, et un premier générateur d'horloge de colonne 224 pour générer une première horloge de colonne CCA à partir de l'horloge de colonne CC en fonction de l'état du signal de bit de plus faible poids Ao du signal d'adresse à huit bits As à Ai. Le second générateur de signal d'horloge 222 présente la même configuration que celle du premier générateur de signal de charge 212 et comprend deux bascules FF3 et FF4 et un inverseur NT2 de sorte qu'un second signal de charge LD synchronisé sur l'horloge de colonne CC, sans une horloge de rangée RC, est généré. Le premier générateur d'horloge de colonne 224 comprend une bascule FF5 pour verrouiller le signal de bit de plus faible poids Ao du signal d'adresse en réponse au flanc antérieur du signal d'échantillonnage d'adresse de colonne /CAS pour ainsi générer un signal d'effacement /CLR, une bascule FF6 pour verrouiller un "0" en réponse au flanc antérieur du signal d'échantillonnage d'adresse de colonne /CAS pour ainsi générer un signal de modulation d'horloge CM en asynchronisme par rapport au signal d'effacement /CLR et un signal 1 1 préréglé /PR, une bascule FF7 pour synchroniser le signal de modulation d'horloge CM sur l'horloge de colonne CC pour ainsi générer le signal synchronisé en tant que signal préréglé /PR et un circuit somme logique exclusive XOR1 pour effectuer une opération somme logique exclusive par rapport à l'horloge de colonne CC et le signal de modulation d'horloge CM pour ainsi générer une première horloge de colonne CCA. Le compteur CNT2 génère un signal de sortie Qs à Qi en tant que premier signal d'adresse de colonne intérieur CAD1 (YA7 à YAo). En se réfèrant à la Figure 7, le second générateur de signal d'adresse de colonne intérieur comprend un compteur binaire à huit bits CNT3 pour recevoir un signal d'adresse à huit bits ADD (As à A1), en réponse à un signal de charge LD et compter une seconde horloge de colonne CCB avec le signal reçu en tant que valeur initiale, un troisième générateur de signal de charge 232 pour générer un signal de charge LD synchronisé sur l'horloge de colonne CC en réponse à un signal d'échantillonnage d'adresse de colonne /CAS, des moyens de validation 234 pour effectuer une opération somme logique par rapport au signal de bit de plus faible poids Ao du signal d'adresse verrouillé et au signal de charge, verrouiller le signal somme logique en synchronisme avec l'horloge de colonne pour ainsi générer le signal verrouillé en tant que signal de validation du compteur CNT3, un second générateur d'horloge de colonne 236 pour générer une seconde horloge de colonne CCB à partir de l'horloge de colonne CC en fonction de l'état du signal de bit de plus faible poids Ao du signal d'adresse, et un générateur de signal de commande de sélection 238 pour générer un signal de commande de sélection en effectuant une opération somme logique exclusive par rapport au signal de bit de plus faible poids Ao du signal d'adresse verrouillé et de l'horloge de colonne. Le troisième générateur de signal de charge 232 présente la même configuration que celle du second générateur de signal de charge 222, mais en diffère en ce qu'il comprend deux bascules FF8 et FF9 et un inverseur NT3 pour générer un signal de charge LD synchronisé sur l'horloge de colonne inversée /CC (qui a été inversée par l'inverseur NT4 au lieu de l'horloge de colonne CC). Le générateur de signal de validation 234 comprend un circuit somme logique OU pour effectuer une opération somme logique par rapport au signal de bit de plus faible poids Ao du signal d'adresse verrouillé et du signal de charge LD, et une bascule FF10 pour verrouiller le signal somme logique en synchronisme avec l'horloge de colonne CC pour ainsi générer le signal verrouillé en tant que signal de validation EN du compteur CNT3. Le second générateur d'horloge de colonne 236 comprend une bascule FF11 pour verrouiller le signal de bit de plus faible Ao du signal d'adresse en réponse au flanc antérieur du signal d'échantillonnage d'adresse de colonne /CAS pour ainsi générer un signal de sortie inversé du signal verrouillé en tant que signal d'effacement /CLR, une bascule FF12 pour verrouiller un "0" en réponse au flanc antérieur du signal d'échantillonnage d'adresse de colonne /CAS pour ainsi générer un signal de modulation d'horloge CM en asynchronisme par rapport au signal d'effacement /CLR et un signal préréglé /PR, une bascule FF13 pour générer le signal de modulation d'horloge CM en tant que signal préréglé /PR en synchronisme avec l'horloge de colonne inversée /CC, et un circuit somme logique exclusive XOR2 pour effectuer une opération somme logique exclusive par rapport à l'horloge de colonne CC et le signal de modulation d'horloge CM pour ainsi générer une seconde horloge de colonne CCB. Le compteur CNT3 évite un comptage initial inutile par le signal de validation EN et génère un signal de sortie A7 à Ao en tant que second signal d'adresse de colonne intérieur CAD2 (YA7 à YAo). Le générateur de signal de commande de sélection 238 comprend un circuit somme logique exclusive XOR3 pour effectuer une opération somme logique exclusive par rapport au signal de bit de plus faible poids Ao du signal d'adresse et de l'horloge de colonne CC pour ainsi générer
un signal de commande de sélection SE.
Le fonctionnement et l'effet d'un mode de réalisation de la présente invention présentant la configuration précitée seront à
présent décrits en référence aux Figures 8 et 9.
En se réfèrant à la Figure 8, le signal d'adresse ADD est chargé dans le générateur de signal d'adresse de rangée intérieur 210 en réponse à unflanc descendant du signal d'échantillonnage d'adresse de rangée /RAS. L'horloge de rangée RC est comptée avec la valeur de l'adresse de rangée chargée en tant que valeur initiale. Le signal de sortie Qs à Qi de la valeur comptée est généré en tant que signal d'adresse de rangée intérieur RAD et le signal de sortie de Qo est généré en tant que signal de bit de plus fort poids YAs du signal d'adresse de colonne. Par conséquent, le décodeur de rangée 240 reçoit un signal d'adresse de rangée RAD en tant que signal d'entrée et désigne une adresse de rangée de blocs de cellules 200A et 200B en une série croissante à partie de la valeur initiale de l'adresse de rangée extérieurement délivrée. Par ailleurs, après le signal d'échantillonnage d'adresse de rangée /RAS, le signal d'adresse ADD est chargé dans les premier et second générateurs de signal d'adresse de colonne 220 et 230, respectivement, en réponse à un flanc descendant du signal d'échantillonnage d'adresse de colonne /CAS. Les première et seconde horloges de colonne CCA et CCB sont comptées avec la valeur 1 5 de l'adresse de rangée chargée en tant que valeur initiale. Les signaux de sortie Q7 à Qi de la valeur comptée sont générés en tant que
premier et second signaux d'adresse de colonne CAD1 et CAD2.
A cet instant, si l'état du signal de bit de plus faible poids Ao du signal d'adresse de colonne délivré extérieurement ADD est "0", l'état actif du signal de charge LD du premier générateur de signal d'adresse de colonne 220 est en avance par rapport au signal de charge LD du second générateur de signal d'adresse de colonne 230 d'une demi- période de l'horloge de colonne CC. La seconde horloge de colonne CCB du second générateur de signal d'adresse de colonne 230
est en retard de la première horloge de colonne CCA d'une demi-
période de l'horloge de colonne CC. Ainsi, le premier signal d'adresse de colonne CAD1 est en avance sur le second signal d'adresse de colonne CAD2 d'une demi-période de l'horloge de colonne CC. Par conséquent, le premier décodeur de colonne 250 reçoit le premier signal d'adresse de colonne CAD1 et désigne séquentiellement l'adresse de colonne du premier bloc de cellules 200A en série croissante. Le second décodeur de colonne 260 reçoit le second signal d'adresse de colonne CAD2 et désigne séquentiellement l'adresse de colonne du second bloc de cellules 200B en série croissante. A cet instant, le temps de
désignation du second décodeur de colonne 260 est retardé d'une demi-
période de l'horloge de colonne CC, en comparaison de celui du premier décodeur de colonne 250. Par conséquent, les mêmes adresses de rangée des réseaux de cellules respectifs 202 des blocs de cellules 200A et 200B sont désignées simultanément. Ensuite, la ligne de colonne initiale du bloc de cellules 200A est désignée par le signal d'adresse de colonne extérieur ADD. Ensuite, la ligne de colonne initiale du bloc de cellules 200B est désignée par le signal d'adresse de colonne extérieur ADD plus tard que celui du bloc de cellules 200A d'une demi- période, par suite d'une condition de chargement retardée d'un demi- cycle de l'horloge de colonne CC. A partir de cet instant, la ligne de colonne suivante du bloc de cellules 200B commence à être chargée. Ensuite, la ligne de colonne chargée suivante du bloc de cellules 200A est désignée et la ligne de colonne suivante du bloc de cellules 200B commence à être chargée simultanément. De cette manière, des blocs de cellules sont alternativement adressés de telle manière que lorsque la ligne de colonne d'un bloc de cellules est désignée, la ligne de colonne d'un autre bloc de cellules commence à être chargée. Des données ao, ai, a2, a3,..., b, bi, b2, b3,... de la cellule désignée dans les blocs de cellules respectifs 200A et 200B adressées par ce procédé d'adressage, sont transmises à la mémoire-tampon d'entrée/sortie 270. La mémoire-tampon
d'entrée/sortie 270 délivre sélectivement des données ao, ai, a2, a3,...
délivrées par le bloc de cellules 200A dans la période "0" du signal de commande de sélection SE, et délivre sélectivement des données bo, bi, b2, b3,... délivré par le bloc de cellules 200B dans la période "1" du signal de commande de sélection SE. Par conséquent, les données de
sortie sont délivrées dans l'ordre ao, bo, ai, bi, a2, b2, a3, b3,...
Par ailleurs, comme représenté sur la Figure 9, si l'état du signal de bit de plus faible poids Ao du signal d'adresse de colonne délivré extérieurement ADD est "1", de la même manière que l'état "0", l'état actif du signal de charge LD du premier générateur de signal d'adresse de colonne 202 est en avance du signal de charge LD du
second générateur de signal d'adresse de colonne 230 d'une demi-
période de l'horloge de colonne CC. La seconde horloge de colonne CCB du second générateur de signal d'adresse de colonne 230 est en retard de la première horloge de colonne CCA d'une demi-période de l'horloge de colonne CC. Cependant, la première horloge de la piemière horloge de colonne CCA est générée durant une demi-période de l'horloge de colonne uniquement dans le but d'accroître une valeur comptée de 1, et les horloges suivantes provenant de la seconde horloge sont générées à la même fréquence que celle de l'horloge de colonne. Ainsi, la première horloge de colonne est retardée d'une demi-période en comparaison de la seconde horloge de colonne. Par conséquent, les mêmes adresses de rangée des réseaux de cellules respectifs 202 des blocs de cellules 200A et 200B sont désignées simultanément. Ensuite, la ligne de colonne initiale du bloc de cellules 200B est désignée par le signal d'adresse de colonne extérieur ADD. Ensuite, la ligne de colonne initiale du bloc de cellules 200A est désignée par le signal d'adresse de colonne extérieur
ADD postérieurement à celle du bloc de cellules 200B d'une demi-
période de l'horloge de colonne CC. A cet instant, la ligne de colonne suivante du bloc de cellules 200A commence à être chargée. Ensuite, la ligne de colonne chargée suivante du bloc de cellules 200B est désignée et la seconde ligne de colonne suivante du bloc de cellules 200A commence à être chargée simultanément. De cette manière, les blocs de cellules sont adressés alternativement de telle manière que, lorsque la ligne de colonne d'un bloc de cellules est désignée, la ligne de colonne d'un autre bloc commence à être chargée. Des données ao, ai, az, a3,..., bo, bi, b2, b3,... de la cellule désignée dans les blocs de cellules respectifs 200A et 200B adressés selon ce procédé d'adressage, sont transmises à la mémoire-tampon d'entrée/sortie 270. La mémoire- tampon
d'entrée/sortie 270 délivre sélectivement des données bo, bi, b2, b3,...
délivrées depuis le bloc de cellules 200B durant la période "1" du signal de commande de sélection SE, et délivre sélectivement des données aO, ai, a2, a3,... délivrées par le bloc de cellules 200A durant la période "0" du signal de commande de sélection SE. Par conséquent, les données de sortie sont délivrées dans l'ordre bo, ai, bi, a2, b2, a3, b3,... Comme décrit ci-dessus, selon un mode de réalisation de la présente invention, des lignes de colonne de différents blocs de cellules sont alternativement excitées et préchargées. Egalement, des signaux d'adresse intérieurs sont générés pour ensuite être adressés, en comptant des horloges intérieurement sans recevoir en outre un autre signal d'adresse extérieur après réception d'un signal d'adresse extérieur. Par conséquent, un fonctionnement à vitesse élevée sans
collision entre données est permis.
En référence à la Figure 10, un autre mode de réalisation de la présente invention sera à présent décrit. Dans ce mode de réalisation de la présente invention, des éléments identiques à ceux correspondants au premier mode de réalisation de la présente invention sont désignés par les mêmes chiffres de référence, et ainsi leur
description sera omise.
Selon le procédé d'adressage d'une mémoire à port double ayant un port à accès sélectif, un port série et une pluralité de blocs de cellules, de telle sorte que les blocs de cellules respectifs soient adressés alternativement, le procédé selon un autre mode de réalisation de la présente invention comporte des étapes consistant à: générer un signal d'adresse de rangée intérieur du signal supérieur à (n-1) bits en comptant l'horloge de rangée avec la valeur d'un signal d'adresse de rangée extérieur à n bits en tant que valeur initiale ern réponse à un signal d'échantillonnage d'adresse de rangée; générer un premier signal d'adresse de colonne intérieur de (n-t) bits en comptant une première horloge de colonne avec la valeur du signal supérieur à (n-t) bits de signaux d'adresse de colonne extérieurs de n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne; générer un second signal d'adresse de colonne intérieur de (n-t) bits en comptant une seconde horloge de colonne avec la valeur du signal supérieur à (n-t) bits des signaux d'adresse de colonne extérieur à n bits en tant que valeur initiale en réponse au signal d'échantillonnage d'adresse de colonne, et générer une horloge de colonne en tant que signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules conformément à l'état du signal de bit de plus faible poids des signaux d'adresse de colonne extérieurs; recevoir et décoder le signal d'adresse de rangée intérieur, en adressant ainsi des adresses de rangée de la pluralité de blocs de cellules simultanément; recevoir et décoder le signal de bit de plus faible poids de la valeur comptée d'horloge de rangée et le premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de la pluralité de blocs de cellules; recevoir et décoder le signal de bit de plus faible poids de la valeur comptée d'horloge de rangée et le second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de la pluralité de blocs de cellules; sélectionner les signaux d'entrée et de sortie de la pluralité de blocs de cellules en réponse au signal de commande de sélection; générer des première et seconde horloges série intérieures mutuellement inversées depuis une horloge série extérieure en fonction de l'état du signal de bit de plus faible poids d'un signal d'adresse de colonne extérieur en réponse au signal d'échantillonnage d'adresse de colonne; générer un premier signal de commande de sélection série en recevant le signal de bit de plus faible poijs du signal d'adresse de rangée et le signal d'adresse de colonne intérieur et compter la seconde horloge série intérieure à partir de la valeur rççue; convertir de série à parallèle des données de rangée d'un bloc de cellules en réponse au premier signal de commande de sélection série; convertir de série en parallèle des données de rangée d'un autre bloc de cellules en réponse au second signal de commande de sélection série; et entrer et délivrer en série de telle sorte que les paires de données série converties série soient alternativement sélectionnées en réponse au signal de commande
de sélection d'entrée et de sortie.
Dans un dispositif de mémoire à port double ayant un port à accès sélectif, un port série et une pluralité de blocs de cellules, le dispositif selon un autre mode de réalisation de la présente invention comprend un générateur de signal d'adresse de rangée intérieur pour générer un signal d'adresse de rangée intérieur du signal à (n-l) bits supérieur en comptant une horloge de rangée avec la valeur d'un signal d'adresse de rangée extérieur à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée, un premier générateur de signal d'adresse de colonne intérieur pour générer un premier signal d'adresse de colonne intérieur à (n-1) bits en comptant une première horloge de colonne avec la valeur du signal supérieur à (n-1) bits de signaux d'adresse de colonne extérieur à n bits en tant que valeur initiale en réponse -à un signal d'échantillonnage d'adresse de colonne, un second générateur de signal d'adresse de colonne intérieur pour générer un second signal d'adresse de colonne intérieur à (n-l) bits avec la valeur du signal supérieur à (n-1) bits des signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse au signal d'échantillonnage d'adresse de colonne, et générer une horloge de colonne en tant que signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules conformément à l'état du signal de bit de plus faible poids des signaux d'adresse de colonne extérieurs, un décodeur de rangée pour recevoir et décoder le signal d'adresse de rangée intérieur, en adressant ainsi l1 adresses de rangée de la pluralité de blocs de cellules simultanément, un premier décodeur de colonne pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée d'horloge de rangée et le premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de la pluralité de blocs de cellules, un second décodeur de colonne pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée de la valeur d'horloge de rangée et le second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de la pluralité de blocs de cellules, une mémoire-tampon d'entrée et de sortie pour sélectionner des signaux d'entrée et de sortie de la pluralité de blocs de cellules en réponse au signal de commande de sélection, un générateur d'horloge série pour générer des première et seconde horloges série intérieures mutuellement inversées provenant d'une horloge série extérieure çn fonction de l'état du signal de bit de plus faible poids du signal d'adresse de colonne extérieur en réponse au signal d'échantillonnage d'adresse de colonne, un premier générateur de signal de commande de sélection pour générer un premier signal de commande de sélection en recevant le signal de bit de plus faible poids du signal d'adresse de rangée et le premier signal d'adresse de colonne intérieur et compter la première horloge série intérieure à partir de la valeur reçue, un second générateur de signal de commande de sélection série pour générer un second signal de commande de sélection série en recevant le signal de bit de plus fible poids du signal d'adresse de rangée et le second signal d'adresse de colonne intérieur et compter la seconde horloge série intérieure à partir de la valeur reçue, un premier convertisseur série-parallèle pour une conversion série-parallèle de données de rangée d'un bloc de cellules en réponse au premier signal de commande de sélection, un second convertisseur série- parallèle pour une conversion série-parallèle de données de rangée d'un autre bloc de cellules en réponse au second signal de commande de séleçtion série, une mémoire-tampon d'entrée et de sortie série pour sélectionner alternativement les paires de données série converties série en réponse au signal de commande de sélection d'entrée et de sortie série, et un générateur de signal de commande pour générer les signaux d'adresse de rangée et de colqnne, des horloges de rangée et de colonne, une horloge série et un signâl de commande intérieur en recevant les signaux d'échantillonnage d'adresse cde rangée et de colonne extérieurs, des horloges de rangée et de colonne extérieures, une horloge série extérieure et un signal de
commande extérieur.
Le dispositif selon un autre mode de réalisation de la présente invention comprend une pluralité de blocs de cellules 300A et 300B, un générateur de signal d'adresse de rangée 210, un premier générateur de signal d'adresse de colonne intérieur 220, un second générateur de signal d'adresse de colonne intérieure 230, un décodeur de rangée 240, un premier décodeur de colonne 250, un second décodeur de colonne 260, une mémoire-tampon d'entrée et de sortie 270, un générateur d'horloge série 310 pour générer des première et seconde horloges série intérieures mutuellement inversées SCA et SCB à partir d'une horloge série SC en fonction de l'état du signal de bit de plus faible poids Ao du signal d'adresse de colonne extérieur ADD en réponse au signal d'échantillonnage d'adresse de colonne /CAS, et pour générer un signal de commande de sélection d'entrée et de sortie série SSE, un premier générateur de signal de commande de sélection série 320 pour générer un premier signal de commande de sélection série CS1 en recevant le signal de bit de plus faible poids Qo du générateur de signal d'adresse de rangée 210 et le premier signal d'adresse de colonne intérieur CAD1 (YA7 à YAo), du premier générateur de signal d'adresse de colonne intérieur 220 et compter la première horloge série intérieure SCA à partir de la valeur reçue, un second générateur de signal de commande de sélection série 330 pour générer un second signal de commande de sélection série CS2 en recevant le signal de bit de plus faible poids Qo du générateur de signal d'adresse de rangée 210 et le second signal d'adresse de colonne intérieur CAD2 du second générateur de signal d'adresse de colonne intérieur 230, et compter la seconde horloge série intérieure SCA à partir de la valeur reçue, un premier convertisseur série-parallèle 340a, 350a et 360a en vue d'une conversion série- parallèle de données de rangée d'un bloc de cellules 300A en réponse au premier signal de commande sélection série CS1, un second convertisseur série-parallèle 340b, 350b et 360b en vue d'une conversion série- parallèle de données de rangée d'un autre bloc de cellules 300B en réponse au second signal de commande de sélection série CS2, une mémoire-tampon d'entrée/sortie série 310 pour sélectionner alternativement des données série des premier et second convertisseurs série-parallèle en réponse au signal de commande de sélection d'entrée/sortie série SSE, et un générateur de signal de commande 380 pour recevoir et tamponner des signaux d'échantillonnage d'adresse de rangée et de colonne extérieurs /RAS et /CAS, des horloges de rangée et de colonne extérieures RC et CC, une horloge
série extérieure SC et des signaux de commande extérieurs /W et /G.
Comme représenté sur la Figure 11, le générateur d'horloge série 310 comprend une bascule FF14 pour verrouiller le signal de bit de plus faible poids Ao du signal d'adresse de colonne extérieur ADD sur le flanc antérieur du signal d'échantillonnage d'adresse de colonne /CAS, un premier circuit somme logique exclusive XOR4 pour effectuer une opération somme logique exclusive par rapport à la sortie Q de la bascule FF14 et à l'horloge série SC, en générant ainsi une première horloge série intérieure SCA, et un second circuit somme logique exclusive XOR5 pour effectuer une opération somme logique exclusive par rapport à la sortie inversée /Q de la bascule FF14 et à l'horloge
série SC, en générant ainsi une seconde horloge série intérieure SCB.
L'inverseur NT4 inverse le signal d'échantillonnage d'adresse de colonne /CAS et délivre le signal inversé au port d'horloge de la bascule FF14. Ici, la première horloge série intérieure SCA est appliquée en tant que signal de commande de sélection d'entrée/sortie série SSE pour sélectionner alternativement les données d'entrée/sortie série de la mémoire-tampon d'entrée/sortie série 370. Les convertisseurs série-parallèle 340a et 340b sont des circuits de sélection de quatre registres 1 à 512 qui connectent séquentiellement les registres à la mémoire-tampon d'entrée/sortie série 370 en réponse à des premier et second signaux de commande de
sélection série CS1 et CS2, respectivement, les convertisseurs série-
parallèle 350a et 350b sont quatre registres de données 1 à 512 pour verrouiller des données d'entrée/sortie série et 360a et 360b sont quatre circuits porte de transmission pour transférer des données
entre les registres de données et les réseaux de cellules.
Un autre mode de réalisation de la présente invention est adopté dans une VRAM qui est une DRAM à port double possédant un port à accès sélectif et un port série. Des données graphiques traitées dans une unité de traitement centrale sont écrites dans des réseaux de cellules par l'intermédiaire de la mémoire-tampon d'entrée/ sortie 270 qui est un port à accès sélectif. Les données graphiques écrites dans
les réseaux de cellules sont lues par l'intermédiaire de la mémoire-
tampon d'entrée/sortie série 370 qui est un port série 370 pour être ensuite transmises à un dispositif d'affichage, tel qu'un tube à rayons cathodiques. Ici, l'adressage pour des opérations de lecture et d'écriture est effectué de la même manière que celui selon le mode de réalisation précité de la présente invention et les données sont délivrées par l'intermédiaire d'un convertisseur série-parallèle en vue d'une conversion série lorsque les données adressées doivent être
délivrées en série.
En référence à la Figure 12, durant une délivrance série, lorsque l'état du signal de bit de plus faible poids Ao du signal d'adresse ADD est "0", puisque la première horloge série intérieure SCA est en avance sur la seconde horloge série intérieure SCB d'une demi-période de l'horloge série SC, des données du bloc de cellules 300A sont tout d'abord lues et le bloc de cellules 300B est préchargé. Par ailleurs, lorsque l'état du signal de bit de plus faible poids, Ao du signal d'adresse ADD est "1", puisque la première horloge série intérieure SCA
est en retard sur la seconde horloge série intérieure SCB d'une demi-
période de l'horloge série SC, des données du bloc de cellules 300B sont tout d'abord lues et le bloc de cellules 300A est préchargé. Par conséquent, des premières données série ai, a2, a3,... et des secondes données série bi, a2, b2, b3,... alternent entre elles d'une demi- période de l'horloge série SC. Une mémoire-tampon d'entrée/sortie série 370 sélectionne alternativement des premières et secondes données série en
réponse au signal de commande de sélection d'entrée/sortie série SSE.
Ensuite, si Ao est "0", la mémoire-tampon d'entrée/ sortie série 370 délivre des données série ai, bi, a, b, a3, b3,... et si Ao est "1", la mémoire-tampon d'entrée/sortie série 370 délivre des données série bi,
ai, b2, a2, b3, a3,...
Comme décrit ci-dessus, selon la présente invention, pour le fonctionnement à vitesse élevée d'une mémoire en vue de mémoriser les données adressées séquentiellement telles que des données graphiques, deux blocs de cellules sont alternativement adressés au moyen de deux décodeurs de colonne indépendants, en accroissant ainsi la vitesse l'adressage de colonne sans collision de données et en obtenant une période de précharge stable. Egalement, le signal d'adresse de colonne extérieur est reçu uniquement une fois à un instant d'adressage initial et les signaux d'adresse de colonne suivants sont générés intérieurement sans autre signal d'entrée, ce qui assure une commande
extérieure aisée et un fonctionnement à vitesse élevée.
tg

Claims (14)

R E V E N D I C A T I ON S
1. Procédé d'adressage d'un dispositif de mémoire possédant une pluralité de blocs de cellules (200A, 200B), de telle sorte que les blocs de cellules respectifs soient alternativement adressés, ledit procédé d'adressage étant caractérisé en ce qu'il comporte les étapes consistant a: générer un signal d'adresse de rangée intérieur (RAD) du signal supérieur à (n-l) bits en comptant une horloge de rangée (RC) avec la valeur d'un signal d'adresse de rangée extérieur à n bits (ADD) en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée (/RAS); générer un premier signal d'adresse de colonne intérieur à (n-l) bits (CAD1) en comptant une première horloge de colonne (CCA) avec la valeur du signal supérieur à (n-l) bits de signaux d'adresse de colonne extérieurs à n bits (ADD) en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne (/CAS); générer un second signal d'adresse de colonne intérieur (CAD2) en comptant une seconde horloge de colonne (CCB) avec la valeur du signal supérieur à (n-l) bits des signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse audit signal d'échantillonnage d'adresse de colonne, et générer une horloge de colonne (CC) en tant que signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules conformément à l'état du signal de bit le moins signification (Ao) desdits signaux d'adresse de colonne extérieurs; recevoir et décoder ledit signal d'adresse de rangée intérieur, en adressant ainsi des adresses de rangée de ladite pluralité de blocs de cellules simultanément; recevoir et décoder ledit signal de bit de plus faible poids (Qo) de ladite valeur comptée d'horloge de rangée et ledit premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de ladite pluralité de blocs de cellules; recevoir et décoder ledit signal de bit de plus faible poids de ladite valeur comptée d'horloge de rangée et ledit 'second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de ladite pluralité de blocs de cellules; et sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en réponse audit signal de commande de sélection.
2. Procédé d'adressage de mémoire selon la revendication 1, caractérisé en ce que la phase de ladite première horloge de colonne (CCA) est en avance sur celle de ladite seconde horloge de colonne
(CCB) d'une demi-période.
3. Procédé d'adressage de mémoire selon la revendication 2, caractérisé en ce que ladite première horloge de colonne (CCA) est en phase avec une horloge de colonne extérieure (CC) lorsque le signal de bit de plus faible poids dudit signal d'adresse de colonne extérieur est bas, et la première période haute de ladite seconde horloge de colonne (CCB) est prolongée d'une demi-période immédiatement après l'état actif dudit signal d'échantillonnage d'adresse de colonne et ensuite est inversée pour être en phase avec ladite horloge de colonne extérieure, et en ce que ladite seconde horloge de colonne (CCB) est en phase avec ladite horloge de colonne extérieure (CC) lorsque le signal de bit de plus faible poids dudit signal d'adresse de colonne extérieur est haut, et ladite première horloge de colonne rend la dernière partie de la première période haute de ladite horloge de colonne extérieure basse après l'état actif dudit signal d'échantillonnage d'adresse de colonne et ensuite est inversée pour être en phase avec ladite horloge de colonne
2 5 extérieure.
4. Procédé d'adressage d'un dispositif de mémoire possédant un port à accès sélectif, un port série et une pluralité de blocs de cellules (300A, 300B) de telle sorte que les blocs de cellules respectifs soient alternativement adressés, ledit procédé d'adressage étant caractérisé en ce qu'il comporte les étapes consistant à: générer un signal d'adresse de rangée intérieur (RAD) du signal supérieur à (n-l) bits en comptant une horloge de rangée (RC) avec la valeur du signal d'adresse de rangée extérieur à n bits (ADD) en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée (/RAS); générer un premier signal d'adresse de colonne intérieur à (n-1) bits (CAD1) en comptant une première horloge de colonne (CCA) avec la valeur du signal supérieur à (n-l) bits du signal d'adresse de colonne extérieur à n bits (ADD) en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne (/CAS); générer un second signal d'adresse de colonne intérieur (CAD2) en comptant une seconde horloge de colonne (CCB) avec la valeur du signal supérieur à (n-l) bits des signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse audit signal d'échantillonnage d'adresse de colonne, et générer une horloge de colonne (CC) en tant que signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules conformément à l'état du signal de bit de plus faible poids (Ao) desdits signaux d'adresse de colonne extérieurs; recevoir et décoder ledit signal d'adresse de rangée intérieur, en adressant ainsi des adresses de rangée de ladite pluralité de blocs de cellules simultanément; recevoir et décoder ledit signal de bit de plus faible poids (Qo) de ladite valeur comptée d'horloge de rangée et ledit premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de ladite pluralité de blocs de cellules; recevoir et décoder ledit signal de bit de plus faible poids de ladite valeur comptée d'horloge de rangée et ledit second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de ladite pluralité de blocs de cellules; sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en réponse audit signal de commande de sélection générer des première et seconde horloges série intérieures inversées à partir d'une horloge série extérieure (SC) en fonction de l'état du signal de bit de plus faible poids du signal d'adresse de colonne extérieur en réponse audit signal d'échantillonnage d'adresse de colonne; générer un premier signal de commande de sélection série (CS1) en recevant le signal de bit de plus faible poids dudit signal d'adresse de rangée et ledit premier signal d'adresse de colonne intérieur et compter une première horloge série intétieure avec la valeur reçue en tant que valeur initiale; générer un second signal de commande de sélection série (CS2) en recevant le signal de bit de plus faible poids dudit signal d'adresse de rangée et ledit second signal d'adresse de colonne intérieur et compter une seconde horloge série intérieure avec la valeur reçue en tant que valeur initiale; convertir de série à parallèle des données de rangée dudit premier bloc de cellules (300A) en réponse audit premier signal de commande de sélection série; convertir de série à parallèle des données de rangée dudit autre bloc de cellules en réponse audit second signal de commande de sélection série (CS1); et entrer et délivrer en série de telle sorte que lesdites paires de données série converties série soient alternativement sélectionnées en réponse audit signal de commande de sélection d'entrée et de sortie
série (SSE).
5. Procédé d'adressage d'un dispositif de mémoire possédant une paire de blocs de cellules, caractérisé en ce que ladite paire de blocs de cellules est alternativement adressée en colonne de telle manière que la ligne de colonne d'un bloc de cellules de ladite paire de blocs de cellules est préchargée, tandis que la ligne de colonne de l'autre bloc de cellules est adressée, et en ce que ultérieurement, la ligne de colonne préchargée dudit autre bloc de cellules est adressée tandis que
la ligne de colonne suivante dudit bloc de cellules est préchargée.
6. Dispositif de mémoire possédant une pluralité de blocs de cellules (200A, 200), de telle sorte que les blocs de cellules respectifs sont alternativement adressés, ledit dispositif de mémoire étant caractérisé en ce qu'il comporte: des moyens de génération de signal d'adresse de rangée intérieurs (210) pour générer un signal d'adresse de rangée intérieur du signal supérieur à (n-i) bits en comptant une horloge de rangée avec la valeur d'un signal d'adresse de rangée extérieur à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée; des premiers moyens de génération de signal, d'adresse de colonne intérieurs (220) pour générer un premier signal d'adresse de colonne intérieur en comptant une première horloge de colonne avec la valeur du signal supérieur à (n-l) bits de signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne; des seconds moyens de génération de signal d'adresse de colonne intérieurs (230) pour générer un second signal d'adresse de colonne intérieur en comptant une seconde horloge de colonne avec la valeur du signal supérieur à (n-l) bits parmi lesdits signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse audit signal d'échantillonnage d'adresse de colonne, et pour générer un signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en comptant une horloge de colonne en fonction de l'état qu signal de bit de plus faible poids desdits signaux d'adresse de colonne extérieurs des moyens de décodage de rangée (240) pour recevoir et décoder ledit signal d'adresse de rangée intérieur, en adressant ainsi les adresses de rang e de ladite pluralité de blocs de cellules simultanément; des premiers moyens de décodage de colonne (250) pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée de ladite horloge de rangée et ledit premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules d'un bloc de cellules de ladite pluralité de blocs de cellules; des seconds moyens de décodage de colonne (260) pour recevoir et décoder le signal de bit de plus faible poids de la valeur comptée de ladite horloge de rangée et ledit second signal d'adresse de colonne intérieur en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de ladite pluralité de blocs de cellules; des moyens de tamponnage d'entrée/sortie (270) pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en réponse audit signal de commande de sélection; et des moyens de génération de signal de commande (280) pour générer lesdits signaux d'adresse de rangée et de colonne, des horloges de rangée et de colonne et un signal de commande intérieur en recevant des signaux d'échantillonnage d'adresse de rangée et de colonne intérieurs, des horloges de rangée et de colonne extérieures, et
un signal de commande extérieur.
7. Dispositif de mémoire selon la revendication 6, caractérisé en ce que lesdits moyens de génération de signal d'adresse de rangée intérieurs (210) comprennent un compteur à n bits (CNT1) pour recevoir un signal d'adresse à n bits en réponse à un signal de charge et compter une horloge de rangée avec la valeur reçue en tant que valeur initiale et des moyens de génération de signal de charge (212) pour générer ledit signal de charge en synchronisme avec ladite horloge de rangée et en réponse audit signal d'échantillonnage
d'adresse de rangée.
8. Dispositif de mémoire selon la revendication 6, caractérisé en ce que lesdits premiers moyens de génération de signal d'adresse de colonne intérieur (220) comprennent un compteur à (n-l) bits (CNT2) pour recevoir un signal d'adresse extérieur à n bits en réponse à un signal de charge et pour compter une première horloge de colonne avec la valeur reçue en tant que valeur initiale; des moyens de génération de signal de charge (222) pour générer ledit signal de charge en synchronisme avec ladite horloge de colonne et en réponse audit signal d'échantillonnage d'adresse de colonne; et des premiers moyens de génération d'horloge de colonne (224) pour générer ladite première horloge de colonne à partir de ladite horloge de colonne en fonction de l'état du signal de bit de plus faible poids dudit signal d'adresse extérieur.
9. Dispositif de mémoire selon la revendication 8, caractérisé en ce que lesdits premiers moyens de génération d'horloge de colonne (224) comprennent une première bascule (FFS) pour verrouiller le signal de bit de plus faible poids d'un signal d'adresse en réponse au flanc antérieur dudit signal d'échantillonnage d'adresse de colonne pour ainsi générer un signal d'effacement, une seconde bascule (FF6) pour verrouiller un "zéro" en réponse au flanc antérieur dudit signal d'échantillonnage d'adresse de colonne pour ainsi générer un signal de modulation d'horloge en asynchronisme par rapport audit signal d'effacement et un signal préréglé, une troisième bascule (FF7) pour générer ledit signal de modulation d'horloge en tant que ledit signal préréglé en synchronisme avec ladite horloge de colonne, et un circuit somme logique exclusive (XOR1) pour effectuer une opération somme logique exclusive par rapport à ladite horloge de colonne et ledit signal de modulation d'horloge pour ainsi générer une première horloge de colonne.
10. Dispositif de mémoire selon la revendication 6, caractérisé en ce que lesdits seconds moyens de génération de signal d'adresse de colonne intérieurs (230) comprennent un compteur à (n- l) bits (CNT3) pour recevoir un signal d'adresse à n bits en réponse à un signal de charge et compter une seconde horloge de colonne avec le signal reçu en tant que valeur initiale, des moyens de génération de signal de charge (232) pour générer ledit signal de charge en synchronisme avec ladite horloge de colonne et en réponse à un signal d'échantillonnage d'adresse de colonne, des moyens de validation (234) pour effectuer une opération somme logique par rapport au signal de bit de plus faible poids du signal d'adresse verrouillé et audit signal de charge et pour verrouiller le signal somme logique en synchronisme avec ladite horloge de colonne pour ainsi générer le signal verrouillé en tant que signal de validation dudit compteur, des seconds moyens de génération d'horloge de colonne (236) pour générer une seconde horloge de colonne à partir de ladite horloge de colonne en fonction de l'état du signal de bit de plus faible poids dudit signal d'adresse extérieur, et un moyen de génération de signal de commande de sélection (238) pour générer un signal de commande de sélection en effectuant une opération somme logique exclusive par rapport audit signal de bit de plus faible poids dudit signal d'adresse verrouillé et de ladite horloge
de colonne.
11. Dispositif de mémoire selon la revendication 10, caractérisé en ce que lesdits moyens de génération de signal de validation (234) comprennent un circuit somme logique (OR) pour effectuer une opération somme logique par rapport au signal de bit de plus faible poids dudit signal d'adresse verrouillé et dudit signal de charge, et une bascule (FF10) pour verrouiller le signal somme logique en synchronisme avec ladite horloge de colonne pour ainsi générer ledit
signal verrouillé en tant que signal de validation dudit compteur.
12. Dispositif de mémoire selon la revendication 10, caractérisé en ce que lesdits seconds moyens de génération d'horloge de colonne (236) comprennent une première bascule (FF11) pour verrouiller le signal de bit de plus faible poids dudit signal d'adresse extérieur en réponse au flanc antérieur dudit signal d'échantillonnage d'adresse de colonne pour ainsi générer un signal de sortie inversé du signal verrouillé en tant que signal d'effacement, une seconde bascule (FF12) pour verrouiller un "zéro" en réponse au flanc antérieur dudit signal d'échantillonnage d'adresse de colonne pour ainsi générer un signal de modulation d'horloge en asynchronisme par rapport audit signal d'effacement et un signal préréglé, une troisième bascule (FF13) pour synchroniser ledit signal de modulation d'horloge sur l'horloge de colonne inversée pour ainsi générer ledit signal préréglé, et un circuit somme logique exclusive (XOR2) pour effectuer une opération somme logique exclusive par rapport à ladite horloge de colonne et audit signal de modulation d'horloge pour ainsi générer une seconde horloge
de colonne.
13. Dispositif de mémoire selon la revendication 10, caractérisé en ce que lesdits moyens de génération de signal de commande de sélection (238) comprennent un circuit somme logique exclusive (XOR3) pour effectuer une opération somme logique exclusive par rapport au signal de bit de plus faible poids dudit signal d'adresse extérieur verrouillé et à ladite horloge de colonne pour ainsi générer un signal
de commande de sélection.
14. Dispositif de mémoire à port double possédant un port à accès sélectif, un port série et une pluralité de blocs de cellules (300A, 300B), ledit dispositif de mémoire à port double étant caractérisé en ce qu'il comporte: des moyens de génération de signal d'adresse de rangée intérieurs (210) pour générer un signal d'adresse de rangée intérieur du signal supérieur à (n-1) bits en comptant une horloge de rangée avec la valeur d'un signal d'adresse de rangée extérieur à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de rangée; des premiers moyens générateurs de signal d'adresse de colonne intérieur (220) pour générer un premier signal d'adresse de colonne intérieur à (n-l) bits en comptant une première horloge de colonne avec la valeur du signal supérieur à (n-l) bits de signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse à un signal d'échantillonnage d'adresse de colonne; des seconds moyens de génération de signal d'adresse de colonne intérieur (230) pour générer un second signal d'adresse de colonne intérieur en comptant une seconde horloge de colonne avec la valeur du signal supérieur à (n- l) bits desdits signaux d'adresse de colonne extérieurs à n bits en tant que valeur initiale en réponse audit signal d'échantillonnage de colonne, et pour générer un signal de commande de sélection pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en comptant une horloge de colonne en fonction de l'état du signal de bit de plus faible poids desdits signaux d'adresse de colonne extérieurs; des moyens de décodage de rangée (240) pour recevoir et décoder ledit signal d'adresse de rangée intérieur, en adressant ainsi des adresses de rangée de ladite pluralité de blocs de cellules simultanément; des premiers moyens de décodage de colonne (250) pour recevoir et décoder le signal de bit de plus faible poids de ladite valeur comptée d'horloge de rangée et ledit premier signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne d'un bloc de cellules de ladite pluralité de blocs de cellules; des seconds moyens de décodage de colonne (260) pour recevoir et décoder le signal de bit de plus faible poids de ladite valeur comptée d'horloge de rangée et ledit second signal d'adresse de colonne intérieur, en adressant ainsi l'adresse de colonne de l'autre bloc de cellules de ladite pluralité de blocs de cellules; des moyens (270) de tamponnage d'entrée et de sortie pour sélectionner des signaux d'entrée et de sortie de ladite pluralité de blocs de cellules en réponse audit signal de commande de sélection; des moyens de génération d'horloge série (310) pour générer des première et seconde horloges série intérieures mutuellement inversées à partir de l'horloge série extérieure en fonction de l'état du signal de bit de plus faible poids du signal d'adresse de colonne extérieur en réponse audit signal d'échantillonnage d'adresse de colonne; des premiers moyens de génération de signal de commande de sélection série (320) pour générer un premier signal de commande de sélection série en recevant le signal de bit de plus faible poids dudit signal d'adresse de rangée et ledit premier signal d'adresse de colonne intérieur et compter la première horloge série intérieure avec la valeur reçue en tant que valeur initiale; des seconds moyens de génération de signal de commande de sélection série (330) pour générer un second signal de commande de sélection série en recevant le signal de bit de plus faible poids dudit signal d'adresse de rangée et ledit second signal d'adresse de colonne intérieur et compter ladite seconde horloge série intérieure avec la valeur reçue en tant que valeur initiale; des premiers moyens de conversion série-parallèle (340a, 350a, 360a) en vue d'une conversion série-parallèle de données de rangée dudit premier bloc de cellules en réponse audit premier signal de commande de sélection série; des seconds moyens de conversion série-parallèle (340b, 350b, 360b) en vue d'une conversion série-parallèle de données de rangée dudit autre bloc de cellules en réponse audit second signal de commande de sélection série; des moyens de tamponnage d'entrée/sortie (370) pour sélectionner alternativement lesdites paires de données série converties série en réponse audit signal de commande de sélection série d'entrée/sortie de série; et des moyens de génération de signal de commande (380) pour générer lesdits signaux d'adresse de rangée et de colonne, des horloges de rangée et de colonne et un signal de commande intérieur en recevant des signaux d'échantillonnage d'adresse de rangée et de colonne extérieurs, des horloges de rangée et de colonne extérieures,
et un signal de commande extérieur.
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