JPH066881A - 時分割データ交換方式 - Google Patents
時分割データ交換方式Info
- Publication number
- JPH066881A JPH066881A JP16322692A JP16322692A JPH066881A JP H066881 A JPH066881 A JP H066881A JP 16322692 A JP16322692 A JP 16322692A JP 16322692 A JP16322692 A JP 16322692A JP H066881 A JPH066881 A JP H066881A
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- JP
- Japan
- Prior art keywords
- data
- dual
- address
- exchange
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】時分割交換方式において、扱うデータ量を２倍
（Ｎ倍）に増やした場合でも、メモリ素子の増加分も２
倍（Ｎ倍）にとどめる。 【構成】データ交換器３１（３２）のバッファ用メモリ
素子としてデュアルポートメモリ５０，５１を使用する
ことによって、メモリ素子の使用個数を最少化できる。
（Ｎ倍）に増やした場合でも、メモリ素子の増加分も２
倍（Ｎ倍）にとどめる。 【構成】データ交換器３１（３２）のバッファ用メモリ
素子としてデュアルポートメモリ５０，５１を使用する
ことによって、メモリ素子の使用個数を最少化できる。
Description
【０００１】
【産業上の利用分野】本発明は時分割データ交換方式に
関する。
関する。
【０００２】
【従来の技術】従来の時分割データ交換方式では、扱う
信号の容量を２倍に増加しようとした場合、バッファ用
メモリの容量を４倍にする必要がある。
信号の容量を２倍に増加しようとした場合、バッファ用
メモリの容量を４倍にする必要がある。
【０００３】すなわち図２に示す従来の時分割データ交
換方式において、出力信号１２０に着目すると、入力信
号１００がデータ交換器１によって交換されたデータ１
１０と、入力信号１０１がデータ交換器３によって交換
されたデータ１２１とのうち、選択器２０によっていず
れかが選択されて、最終的に出力信号１２０として出力
される。なおアドレス発生器１０は、データ交換器１及
び３に対するデータを交換するために必要な交換情報
と、選択器２０に対しどちらのデータを選択するかの情
報とを、主信号のクロックに同期して発生させる。
換方式において、出力信号１２０に着目すると、入力信
号１００がデータ交換器１によって交換されたデータ１
１０と、入力信号１０１がデータ交換器３によって交換
されたデータ１２１とのうち、選択器２０によっていず
れかが選択されて、最終的に出力信号１２０として出力
される。なおアドレス発生器１０は、データ交換器１及
び３に対するデータを交換するために必要な交換情報
と、選択器２０に対しどちらのデータを選択するかの情
報とを、主信号のクロックに同期して発生させる。
【０００４】出力線１２１についても同様な処理が施さ
れる。
れる。
【０００５】
【発明が解決しようとする課題】この従来の時分割デー
タ交換方式では、扱う信号の容量を２倍に増やそうとす
ると、時分割交換を行う単位となるデータ交換器の台数
が４倍に増加する（一般的には、Ｎ倍にしようとすると
Ｎ2 倍に増える）という欠点がある。従って、データ交
換器内のバッファ用メモリの個数も４倍の量（一般には
Ｎ2 ）が必要になる。
タ交換方式では、扱う信号の容量を２倍に増やそうとす
ると、時分割交換を行う単位となるデータ交換器の台数
が４倍に増加する（一般的には、Ｎ倍にしようとすると
Ｎ2 倍に増える）という欠点がある。従って、データ交
換器内のバッファ用メモリの個数も４倍の量（一般には
Ｎ2 ）が必要になる。
【０００６】
【課題を解決するための手段】本発明の時分割データ交
換方式は、複数系統の入線と、その各入線からのデータ
の時分割交換を行うデュアルポートメモリ素子をそれぞ
れ有する複数のデータ交換器と、そのデータ交換器の各
出力信号をそれぞれ選択し出力する複数の選択器と、前
記デュアルポートメモリ素子に与えるアドレス情報及び
前記選択器に与える選択情報をそれぞれ生成する複数の
アドレス発生器とを備えている。
換方式は、複数系統の入線と、その各入線からのデータ
の時分割交換を行うデュアルポートメモリ素子をそれぞ
れ有する複数のデータ交換器と、そのデータ交換器の各
出力信号をそれぞれ選択し出力する複数の選択器と、前
記デュアルポートメモリ素子に与えるアドレス情報及び
前記選択器に与える選択情報をそれぞれ生成する複数の
アドレス発生器とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）は本発明の一実施例のブロック
図である。同図において出力信号１３０に着目してみ
る。入力信号１００はデータ交換器３１に入力され、こ
の中でアドレス発生器１０で生成されたアドレス信号２
１０の情報に応じてデータが時分割で並び換えられてデ
ータ１１０として出力される。又、入力信号１０１はデ
ータ交換器３２に入力され、アドレス発生器１０で生成
されたアドレス信号２２０に応じてデータが時分割的に
並べ換えられてデータ１２１として出力される。この２
つのデータ１１０及び１２１は選択器２０へ入力され、
アドレス発生器１０から生成された選択信号２３０に応
じて必要な方が選択されて出力信号１３０として出力さ
れる。
図である。同図において出力信号１３０に着目してみ
る。入力信号１００はデータ交換器３１に入力され、こ
の中でアドレス発生器１０で生成されたアドレス信号２
１０の情報に応じてデータが時分割で並び換えられてデ
ータ１１０として出力される。又、入力信号１０１はデ
ータ交換器３２に入力され、アドレス発生器１０で生成
されたアドレス信号２２０に応じてデータが時分割的に
並べ換えられてデータ１２１として出力される。この２
つのデータ１１０及び１２１は選択器２０へ入力され、
アドレス発生器１０から生成された選択信号２３０に応
じて必要な方が選択されて出力信号１３０として出力さ
れる。
【０００９】出力信号１３１についても、同様なデータ
交換処理が行われる。
交換処理が行われる。
【００１０】図１（ｂ）は本実施例中のデータ交換器３
１（３２）のブロック図を示す。２つのデュアルポート
メモリ５０及び５１は、一定の周期で書き込み、読み出
しを交互に、アドレス発生器１０及び１１の制御によっ
て繰返す。入力端子ＤＩから入力されたデータが、入力
端子ＡＩ０からのアドレス情報に応じてメモリ５０に書
き込まれているときには、トライステートバッファ７０
が開いてトライステートバッファ７１は閉じ、メモリ５
１は読み出し状態となって、入力端子ＡＩ０，ＡＩ１か
らの２つのアドレス情報が入力端子Ａ1 ，Ａ2 にそれぞ
れ入力され、これに応じて出力端子Ｄ1 ，Ｄ2 にそれぞ
れ格納データが読み出されて出力される。出力されたデ
ータは選択器６０及び６１に入力され、読み出されてい
るデュアルポートメモリ側の出力線が選択される。
１（３２）のブロック図を示す。２つのデュアルポート
メモリ５０及び５１は、一定の周期で書き込み、読み出
しを交互に、アドレス発生器１０及び１１の制御によっ
て繰返す。入力端子ＤＩから入力されたデータが、入力
端子ＡＩ０からのアドレス情報に応じてメモリ５０に書
き込まれているときには、トライステートバッファ７０
が開いてトライステートバッファ７１は閉じ、メモリ５
１は読み出し状態となって、入力端子ＡＩ０，ＡＩ１か
らの２つのアドレス情報が入力端子Ａ1 ，Ａ2 にそれぞ
れ入力され、これに応じて出力端子Ｄ1 ，Ｄ2 にそれぞ
れ格納データが読み出されて出力される。出力されたデ
ータは選択器６０及び６１に入力され、読み出されてい
るデュアルポートメモリ側の出力線が選択される。
【００１１】デュアルポートメモリ５０及び５１の動作
状態が反転すると、選択器６０及び６１の選択状態も反
転し、このような操作が同期的に交互に行われることに
よって、データ交換が実現される。
状態が反転すると、選択器６０及び６１の選択状態も反
転し、このような操作が同期的に交互に行われることに
よって、データ交換が実現される。
【００１２】本実施例では、デュアルポートメモリを使
用することによって、入力線がＮ倍に増えても、データ
交換の台数はＮ倍の増加におさえられる。
用することによって、入力線がＮ倍に増えても、データ
交換の台数はＮ倍の増加におさえられる。
【００１３】
【発明の効果】以上説明したように本発明によれば、入
力線がＮ倍に増えても、従来方式ではメモリの数がＮ2
倍に増えるところを、Ｎ倍の増加にとどめることがで
き、メモリ素子の使用数を従来方式に比べて１／Ｎにお
さえることができる。
力線がＮ倍に増えても、従来方式ではメモリの数がＮ2
倍に増えるところを、Ｎ倍の増加にとどめることがで
き、メモリ素子の使用数を従来方式に比べて１／Ｎにお
さえることができる。
【図１】（ａ）及び（ｂ）は本発明の実施例のブロック
図。
図。
【図２】従来方式のブロック図。
１〜４，３１，３２ データ交換器 １０，１１ アドレス発生器 ２０，２１，６０，６１ 選択器 １００，１０１ 入力信号 １３０，１３１ 出力信号 ５０，５１ デュアルポートメモリ ７０，７１ トライステートバッファ
Claims (1)
- 【請求項１】 複数系統の入線と、その各入線からのデ
ータの時分割交換を行うデュアルポートメモリ素子をそ
れぞれ有する複数のデータ交換器と、そのデータ交換器
の各出力信号をそれぞれ選択し出力する複数の選択器
と、前記デュアルポートメモリ素子に与えるアドレス情
報及び前記選択器に与える選択情報をそれぞれ生成する
複数のアドレス発生器とを備えていることを特徴とする
時分割データ交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16322692A JPH066881A (ja) | 1992-06-23 | 1992-06-23 | 時分割データ交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16322692A JPH066881A (ja) | 1992-06-23 | 1992-06-23 | 時分割データ交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066881A true JPH066881A (ja) | 1994-01-14 |
Family
ID=15769721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16322692A Withdrawn JPH066881A (ja) | 1992-06-23 | 1992-06-23 | 時分割データ交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066881A (ja) |
-
1992
- 1992-06-23 JP JP16322692A patent/JPH066881A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |