JPH05257880A - 時分割ダブルバッファメモリ - Google Patents
時分割ダブルバッファメモリInfo
- Publication number
- JPH05257880A JPH05257880A JP8841492A JP8841492A JPH05257880A JP H05257880 A JPH05257880 A JP H05257880A JP 8841492 A JP8841492 A JP 8841492A JP 8841492 A JP8841492 A JP 8841492A JP H05257880 A JPH05257880 A JP H05257880A
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- JP
- Japan
- Prior art keywords
- memory
- data
- area
- input
- time
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- Pending
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Abstract
(57)【要約】
【目的】 経済性および信頼性を共に向上させたメモリ
を得る。 【構成】 １周期に入力されるデータを前半と後半に分
け、メモリの分割した記憶エリア１ａ、１ｂに記憶さ
せ、一方のエリアが書き込みを行っているとき他方は読
み出しを行う。
を得る。 【構成】 １周期に入力されるデータを前半と後半に分
け、メモリの分割した記憶エリア１ａ、１ｂに記憶さ
せ、一方のエリアが書き込みを行っているとき他方は読
み出しを行う。
Description
【０００１】
【産業上の利用分野】本発明は衛星搭載機器等に使用さ
れる時分割ダブルバッファメモリに関するものである。
れる時分割ダブルバッファメモリに関するものである。
【０００２】
【従来の技術】例えばパイプライン処理を行う場合、デ
ータを書き込みながら読み出す必要があり、このために
図３（ａ）に示すようにメモリを２組用意し、図３
（ｂ）に示すように一方がデータ入力時間Ｂの間、デー
タを書き込んでいるときは他方が周期Ａの間、データの
読み出しを行うようにし、それを交互に繰り返し、入力
と同じ周期でデータを出力する交互ダブルバッファ方式
を使用するものがある。
ータを書き込みながら読み出す必要があり、このために
図３（ａ）に示すようにメモリを２組用意し、図３
（ｂ）に示すように一方がデータ入力時間Ｂの間、デー
タを書き込んでいるときは他方が周期Ａの間、データの
読み出しを行うようにし、それを交互に繰り返し、入力
と同じ周期でデータを出力する交互ダブルバッファ方式
を使用するものがある。
【０００３】この他にも図４（ａ）に示すようにＦＩＦ
Ｏメモリを使用し、図４（ｂ）に示すように、入力側か
らデータ入力時間Ｂの間データを書き込み、出力側から
周期Ａの間データを読み出すようにしたものもある。こ
の他に、図５（ａ）に示すようにデュアルポートメモリ
を使用し、図５（ｂ）に示すようにデータ入力時間Ｂの
間、データを書き込み、出力側から周期Ａの間データの
読み出しを行うものなどがある。
Ｏメモリを使用し、図４（ｂ）に示すように、入力側か
らデータ入力時間Ｂの間データを書き込み、出力側から
周期Ａの間データを読み出すようにしたものもある。こ
の他に、図５（ａ）に示すようにデュアルポートメモリ
を使用し、図５（ｂ）に示すようにデータ入力時間Ｂの
間、データを書き込み、出力側から周期Ａの間データの
読み出しを行うものなどがある。
【０００４】
【発明が解決しようとする課題】しかしながら交互ダブ
ルバッファ方式ではメモリを２系統使用することから入
力されるデータが多いほどメモリおよびその周辺回路が
増加すると共に消費電力も増え，信頼性が低下する。Ｆ
ＩＦＯあるいはデュアルポートメモリを用いる方法では
汎用のものに比べて高価であり、また品種も少なく使用
温度範囲も限定されるという課題を有していた。本発明
はこのような状況に鑑みてなされたもので、経済性およ
び信頼性を共に向上させたメモリを得るものである。
ルバッファ方式ではメモリを２系統使用することから入
力されるデータが多いほどメモリおよびその周辺回路が
増加すると共に消費電力も増え，信頼性が低下する。Ｆ
ＩＦＯあるいはデュアルポートメモリを用いる方法では
汎用のものに比べて高価であり、また品種も少なく使用
温度範囲も限定されるという課題を有していた。本発明
はこのような状況に鑑みてなされたもので、経済性およ
び信頼性を共に向上させたメモリを得るものである。
【０００５】
【課題を解決するための手段】このような課題を解決す
るため本発明は、記憶エリアを所定の割合で分割して第
１のエリアと第２のエリアに分けたメモリと、第１のエ
リアを信号入力端子に接続したとき第２のエリアを信号
出力端子に接続し第１のエリアに信号出力端子を接続し
たとき第２のエリアを信号出力端子に接続するデータ切
換部と、第１の記憶エリアにアドレス信号を供給すると
共にデータ切換部の切換動作に同期して書き込みと読み
出しを交互に繰り返す第１のアドレス信号発生部と、第
２の記憶エリアにアドレス信号を供給すると共にデータ
切換部の切換動作に同期して書き込みと読み出しを交互
に繰り返す第２のアドレス信号発生部とを備えたもので
ある。
るため本発明は、記憶エリアを所定の割合で分割して第
１のエリアと第２のエリアに分けたメモリと、第１のエ
リアを信号入力端子に接続したとき第２のエリアを信号
出力端子に接続し第１のエリアに信号出力端子を接続し
たとき第２のエリアを信号出力端子に接続するデータ切
換部と、第１の記憶エリアにアドレス信号を供給すると
共にデータ切換部の切換動作に同期して書き込みと読み
出しを交互に繰り返す第１のアドレス信号発生部と、第
２の記憶エリアにアドレス信号を供給すると共にデータ
切換部の切換動作に同期して書き込みと読み出しを交互
に繰り返す第２のアドレス信号発生部とを備えたもので
ある。
【０００６】
【作用】１周期に入力されるデータを前半と後半に分
け、メモリの分割した記憶エリア１ａ、１ｂに記憶さ
せ、一方のエリアが書き込みを行っているとき他方は読
み出しを行う。
け、メモリの分割した記憶エリア１ａ、１ｂに記憶さ
せ、一方のエリアが書き込みを行っているとき他方は読
み出しを行う。
【０００７】
【実施例】図１は本発明の一実施例を示すブロック図、
図２はその動作を示すタイミングダイヤグラムである。
この例では入力周期がＡ、入力データ時間がＢ、入力デ
ータ量がＮであり、データ量Ｎを出力周期Ａで連続的に
出力するものである。また１周期の入力データ量Ｎに対
してメモリ容量はＮであり、入力されたデータを前半と
後半で分割した量はＮA，ＮBであり、ＮA＋ＮB＝Ｎであ
る。
図２はその動作を示すタイミングダイヤグラムである。
この例では入力周期がＡ、入力データ時間がＢ、入力デ
ータ量がＮであり、データ量Ｎを出力周期Ａで連続的に
出力するものである。また１周期の入力データ量Ｎに対
してメモリ容量はＮであり、入力されたデータを前半と
後半で分割した量はＮA，ＮBであり、ＮA＋ＮB＝Ｎであ
る。
【０００８】図１において容量Ｎのメモリ１を容量ＮA
（書き込みデータ量ＮA）のメモリＡ系１ａと、容量ＮB
（書き込みデータ量ＮB）のメモリＢ系１ｂに分割して
使用し、分割されたそれぞれのメモリエリアはメモリＡ
系１ａアドレス発生部２ａ、メモリＢ系１ｂアドレス発
生部２ｂから別個にアドレス信号が供給されるようにな
っている。また入力と出力はデータ切換部３で選択さ
れ、入力がメモリＡ系１ａに接続されているときに、出
力はメモリＢ系１ｂに接続され、入力がメモリＢ系１ｂ
に接続されているときに、出力はメモリＡ系１ａに接続
されるようになっている。
（書き込みデータ量ＮA）のメモリＡ系１ａと、容量ＮB
（書き込みデータ量ＮB）のメモリＢ系１ｂに分割して
使用し、分割されたそれぞれのメモリエリアはメモリＡ
系１ａアドレス発生部２ａ、メモリＢ系１ｂアドレス発
生部２ｂから別個にアドレス信号が供給されるようにな
っている。また入力と出力はデータ切換部３で選択さ
れ、入力がメモリＡ系１ａに接続されているときに、出
力はメモリＢ系１ｂに接続され、入力がメモリＢ系１ｂ
に接続されているときに、出力はメモリＡ系１ａに接続
されるようになっている。
【０００９】このように構成された装置において、図２
（ａ）に示すようにデータ量Ｎを有し、データ入力時間
Ｂの入力データがその時間Ｂより長い周期Ａ毎に間欠的
に供給されるようになっている。
（ａ）に示すようにデータ量Ｎを有し、データ入力時間
Ｂの入力データがその時間Ｂより長い周期Ａ毎に間欠的
に供給されるようになっている。
【００１０】このように構成された装置において、図２
（ａ）の記号Ｎ（ｎ）で示される入力データが供給され
ると図２（ｂ）に示すようにＷAの期間メモリＡ系１ａ
にデータ量ＮAのデータが記憶される。そのデータの記
憶が終了するとデータ切換部３がメモリ１の入出力信号
を切り換えるので、入力データＮ（ｎ）の残りのデータ
ＮBは今度はメモリＢ系１ｂに記憶される。
（ａ）の記号Ｎ（ｎ）で示される入力データが供給され
ると図２（ｂ）に示すようにＷAの期間メモリＡ系１ａ
にデータ量ＮAのデータが記憶される。そのデータの記
憶が終了するとデータ切換部３がメモリ１の入出力信号
を切り換えるので、入力データＮ（ｎ）の残りのデータ
ＮBは今度はメモリＢ系１ｂに記憶される。
【００１１】前述のデータ切換部３の切換動作によっ
て、メモリＡ系１ａはデータ切換部３によって入力側か
ら出力側に切り換えられているので、メモリＡ系１ａは
図２（ｂ）に示すように記憶期間ＷAが終了すると、そ
の記憶されたデータ量ＮAのデータがＲAの期間読み出さ
れる。すなわち、メモリＢ系１ｂはＷBの期間データ量
ＮBのデータを記憶し、メモリＡ系１ａはＲAの期間デー
タ量ＮAのデータを読み出しており、この動作は並列に
行われる。
て、メモリＡ系１ａはデータ切換部３によって入力側か
ら出力側に切り換えられているので、メモリＡ系１ａは
図２（ｂ）に示すように記憶期間ＷAが終了すると、そ
の記憶されたデータ量ＮAのデータがＲAの期間読み出さ
れる。すなわち、メモリＢ系１ｂはＷBの期間データ量
ＮBのデータを記憶し、メモリＡ系１ａはＲAの期間デー
タ量ＮAのデータを読み出しており、この動作は並列に
行われる。
【００１２】図２（ｂ）に示すＲAの期間、メモリＡ系
１ａからデータ量ＮAのデータが読み出されるとその時
点でデータ切換部３は反対側に切り換えられ、今度はメ
モリＢ系１ｂからＲBの期間、データ量ＮBのデータを読
み出す。期間ＮAと期間ＮBを加算すると周期Ａとなり、
データ量もＮAとＮBを加算したものがデータ量Ｎとなる
ように割り振られている。
１ａからデータ量ＮAのデータが読み出されるとその時
点でデータ切換部３は反対側に切り換えられ、今度はメ
モリＢ系１ｂからＲBの期間、データ量ＮBのデータを読
み出す。期間ＮAと期間ＮBを加算すると周期Ａとなり、
データ量もＮAとＮBを加算したものがデータ量Ｎとなる
ように割り振られている。
【００１３】この結果、メモリ１からは図２（ｄ）に示
すように、期間ＲAでメモリＡ系１ａから読み出された
データ量ＮAのデータと、メモリＢｂから読み出された
データ量ＮBのデータからなるデータＮ（ｎ）が読み出
される。なお、メモリ１のＡ系とＢ系を書き込みと読み
出しに切り換える制御は、図示していないがデータ切換
部３の切換と同期して行われるようになっている。
すように、期間ＲAでメモリＡ系１ａから読み出された
データ量ＮAのデータと、メモリＢｂから読み出された
データ量ＮBのデータからなるデータＮ（ｎ）が読み出
される。なお、メモリ１のＡ系とＢ系を書き込みと読み
出しに切り換える制御は、図示していないがデータ切換
部３の切換と同期して行われるようになっている。
【００１４】
【発明の効果】以上説明したように本発明は、データを
前半と後半に分け一つのメモリを分割した一方に前半部
を書き込み、他方に後半部を書き込み、一方が書き込ん
でいるときは他方が読み出し状態になっているので、一
つのメモリを読み出しと書き込みに使用できるようにな
り、使用部品をほとんど増加すること無く、書き込みな
がら読み出しが行えるようになるという効果を有する。
前半と後半に分け一つのメモリを分割した一方に前半部
を書き込み、他方に後半部を書き込み、一方が書き込ん
でいるときは他方が読み出し状態になっているので、一
つのメモリを読み出しと書き込みに使用できるようにな
り、使用部品をほとんど増加すること無く、書き込みな
がら読み出しが行えるようになるという効果を有する。
【図１】本発明の一実施例を示すブロック図
【図２】図１の動作を示すタイミングダイヤグラム
【図３】従来の一例を示すブロック図およびタイミング
ダイヤグラム
ダイヤグラム
【図４】従来の一例を示すブロック図およびタイミング
ダイヤグラム
ダイヤグラム
【図５】従来の一例を示すブロック図およびタイミング
ダイヤグラム
ダイヤグラム
１ メモリ ２ａ、２ｂ アドレス発生部 ３ データ切換部
Claims (1)
- 【請求項１】 記憶エリアを所定の割合で分割して第１
のエリアと第２のエリアに分けたメモリと、 前記第１のエリアを信号入力端子に接続したとき前記第
２のエリアを信号出力端子に接続し前記第１のエリアに
信号出力端子を接続したとき前記第２のエリアを信号出
力端子に接続するデータ切換部と、 前記第１の記憶エリアにアドレス信号を供給すると共に
前記データ切換部の切換動作に同期して書き込みと読み
出しを交互に繰り返す第１のアドレス信号発生部と、 前記第２の記憶エリアにアドレス信号を供給すると共に
前記データ切換部の切換動作に同期して書き込みと読み
出しを交互に繰り返す第２のアドレス信号発生部とを備
え、 一定周期で断続的に入力されるデータを入力周期と同一
周期で連続して出力する時分割ダブルバッファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8841492A JPH05257880A (ja) | 1992-03-13 | 1992-03-13 | 時分割ダブルバッファメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8841492A JPH05257880A (ja) | 1992-03-13 | 1992-03-13 | 時分割ダブルバッファメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257880A true JPH05257880A (ja) | 1993-10-08 |
Family
ID=13942140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8841492A Pending JPH05257880A (ja) | 1992-03-13 | 1992-03-13 | 時分割ダブルバッファメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257880A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
-
1992
- 1992-03-13 JP JP8841492A patent/JPH05257880A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
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