JPS5923941A - デ−タ配列変換回路 - Google Patents
デ−タ配列変換回路Info
- Publication number
- JPS5923941A JPS5923941A JP57133261A JP13326182A JPS5923941A JP S5923941 A JPS5923941 A JP S5923941A JP 57133261 A JP57133261 A JP 57133261A JP 13326182 A JP13326182 A JP 13326182A JP S5923941 A JPS5923941 A JP S5923941A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- address counter
- data array
- array conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル移動無線の分野での移動体走行時に
おけるフェージングに基づくバースト誤り 解消の一助
とすることができるデータ配列変換回路に関するもので
ある。
おけるフェージングに基づくバースト誤り 解消の一助
とすることができるデータ配列変換回路に関するもので
ある。
一般にディジタル移動無線ではバースト誤りをなくすの
に誤り訂正符号の手段を適用してもバースト誤りを完全
になくすこと自体無理だとされており、そのため入力デ
ータ信号の配列を変換し併用することが大事だとされて
いる。
に誤り訂正符号の手段を適用してもバースト誤りを完全
になくすこと自体無理だとされており、そのため入力デ
ータ信号の配列を変換し併用することが大事だとされて
いる。
この種のデータ配列変換回路として従来、にビットメモ
リに入・出力データラノチのそれぞれを入力側及び出刃
側に附設し、これらに対して。
リに入・出力データラノチのそれぞれを入力側及び出刃
側に附設し、これらに対して。
各データの入・出力関係を制御するようにメモリアドレ
スカウンタを接続したメモリ上のＸ−Ｙ方向のデータ配
列変換回路として例えば特開昭５７−２４１２０が提案
されているが、前記メモリアドレスカウンタ回路は、Ｘ
方向のビット長（Ｍ）、Ｙ方向のビット長（Ｎ）を可変
にするだめの回路が含まれていないためデータ配列変換
サイズ（ＭＸＮ）、データ配列変換長（Ｎ）を可変にす
るのが困難である。
スカウンタを接続したメモリ上のＸ−Ｙ方向のデータ配
列変換回路として例えば特開昭５７−２４１２０が提案
されているが、前記メモリアドレスカウンタ回路は、Ｘ
方向のビット長（Ｍ）、Ｙ方向のビット長（Ｎ）を可変
にするだめの回路が含まれていないためデータ配列変換
サイズ（ＭＸＮ）、データ配列変換長（Ｎ）を可変にす
るのが困難である。
本発明はデータ配列変換サイズ及びデータ配列変換長を
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
第１図は本発明回路の一実施例を示す構成図で、゛デー
タ配列を変換する対象のディジタル入力データ信号を端
子１から供給し記憶容量すなわちメモリ容量かにビット
のＲＡＭ （ランダムアクセス メモ！Ｊ）２．３の２
組それぞれはデータ配列変換サイズがＭＸＮで次の一式
が成り立つ。
タ配列を変換する対象のディジタル入力データ信号を端
子１から供給し記憶容量すなわちメモリ容量かにビット
のＲＡＭ （ランダムアクセス メモ！Ｊ）２．３の２
組それぞれはデータ配列変換サイズがＭＸＮで次の一式
が成り立つ。
Ｋ≧Ｍ’Ｘ Ｎ
ただしＭはＸ方向のビット長
ＮはＹ方向のビット長
の関係を有するように設定し、一方のＲＡＭ例えば２が
入力データ信号のＭＸＮビットを曹込んでいろ過程にあ
るときには他方のＲＡＭ例えば３では既に書込み処理が
すんでいるＭＸＮビットの入力データ信号を読出す過程
にあるようにセレクタ４及び５が用いられる。４，５は
ＲＡＭ２及び３のそれぞれの入力側及び出力側に附設さ
れＲＡＭ２及び３の書込み及び読出しを交互に切替える
。第１図の接続状態は、セレクタ４が接点４ａに切替り
、このときセレクタ５は接点５ａに切替った態様になっ
て−る。このときＲＡＭ２では入力データ信号のＭＸＮ
ビットが書込まれている過程にある。ＲＡＭ３では、こ
のとき既に書込まれているＭＸＮビットの入力データ信
号が読出されている過程にあり端子６からデータ配列変
換された出力信号が得られる。
入力データ信号のＭＸＮビットを曹込んでいろ過程にあ
るときには他方のＲＡＭ例えば３では既に書込み処理が
すんでいるＭＸＮビットの入力データ信号を読出す過程
にあるようにセレクタ４及び５が用いられる。４，５は
ＲＡＭ２及び３のそれぞれの入力側及び出力側に附設さ
れＲＡＭ２及び３の書込み及び読出しを交互に切替える
。第１図の接続状態は、セレクタ４が接点４ａに切替り
、このときセレクタ５は接点５ａに切替った態様になっ
て−る。このときＲＡＭ２では入力データ信号のＭＸＮ
ビットが書込まれている過程にある。ＲＡＭ３では、こ
のとき既に書込まれているＭＸＮビットの入力データ信
号が読出されている過程にあり端子６からデータ配列変
換された出力信号が得られる。
ＲＡＭ２及び３のそれぞれの書込み及び読出しがＭＸＮ
ビットまで達４るとセレクタ４及び５がそれぞれ４ｂ及
び５ｂの側に切替る。
ビットまで達４るとセレクタ４及び５がそれぞれ４ｂ及
び５ｂの側に切替る。
この状態でＲＡＭ２では、書込まれた入力データ信号の
読出しが、またＲＡＭ３では新たな入力データ信号が書
込まれる。
読出しが、またＲＡＭ３では新たな入力データ信号が書
込まれる。
すなわちＲＡＭ２及び３は書込み及び読出しの機能を交
互に受持つようになっている。
互に受持つようになっている。
上記書込み及び読出しのメモリアドレス全指定する役目
の読出し用アドレスカウンタ７及び書込み用アドレスカ
ウンタ８の入力側には前記入力データ信号の１．０に対
応して同期したかたちで端子９からクロックパルス信号
が供給されるようになっている。
の読出し用アドレスカウンタ７及び書込み用アドレスカ
ウンタ８の入力側には前記入力データ信号の１．０に対
応して同期したかたちで端子９からクロックパルス信号
が供給されるようになっている。
読出し用アドレスカウンタ７及び書込み用アドレスカウ
ンタ８それぞれの出力側でｌｄ、 ＲＡＭ２及び３の
そのときの書込み及び読出しの行われている時間中、７
，８と２，３との間には双投形セレクタｌＯが介在して
２，３それぞれの書込み及び読出しの役目を果たすよう
第１図のように接点１０ ａ側に接続状態が形成きれて
メモリアドレスの機能を果たしている。セレクタ４が接
点４ｂに、そのときセレクタ５が接点５ｂに切替わり、
ＲＡＭ２のデータを読出し、ＲＡＭ３に書込みが行われ
るようにするにはセレクタ１０が接点１０ ｂに切替っ
ているから、アドレスカ？７／タフ、８の読出し及び書
込みクロックパルスが。
ンタ８それぞれの出力側でｌｄ、 ＲＡＭ２及び３の
そのときの書込み及び読出しの行われている時間中、７
，８と２，３との間には双投形セレクタｌＯが介在して
２，３それぞれの書込み及び読出しの役目を果たすよう
第１図のように接点１０ ａ側に接続状態が形成きれて
メモリアドレスの機能を果たしている。セレクタ４が接
点４ｂに、そのときセレクタ５が接点５ｂに切替わり、
ＲＡＭ２のデータを読出し、ＲＡＭ３に書込みが行われ
るようにするにはセレクタ１０が接点１０ ｂに切替っ
ているから、アドレスカ？７／タフ、８の読出し及び書
込みクロックパルスが。
ＲＡＭ２では書込み→読出しのアドレス指定に。
ＲＡＭ３では読出し→書込みのアドレス指定の状態にそ
れぞれ切替ることになる。
れぞれ切替ることになる。
次に、ＲＡＭ２．３におけるにビットのメモリがどのよ
うな状態ＶＣ６るかを第２図に示すデータ配列変換の態
様説明図によ・り説明する。
うな状態ＶＣ６るかを第２図に示すデータ配列変換の態
様説明図によ・り説明する。
基づき説明した。ここでは、入力データ信号の潜込み及
び読出しの態様が、第２図のデータ配列変換の原理説明
図のように、書込みＩｒ１Ｘ刀同に、読出しはＹ方向に
それぞれ入力データ信号が１ビツトずつ書込み用アドレ
スカウンタ８及び読出し用アドレスカウンタ７によりア
ドレス指定されたかたちで行われる。
び読出しの態様が、第２図のデータ配列変換の原理説明
図のように、書込みＩｒ１Ｘ刀同に、読出しはＹ方向に
それぞれ入力データ信号が１ビツトずつ書込み用アドレ
スカウンタ８及び読出し用アドレスカウンタ７によりア
ドレス指定されたかたちで行われる。
今、データ配列変換サイズ（データ配列変換を行うデー
タ容量）を１６すなわちＭＸＮ、テ讃タ配列変挾長（入
力データ信号について出力データ信号で離すことができ
る長さ）ヲＮｉ／ｃ設定すると１例えばＲＡＭ２では書
込みの場合、Ｘクロックパルスが潜込み用アドレスカウ
ンタ８に相当する第３図の具体的回路図に示すものに供
給される。この場合、第４図で示すように。
タ容量）を１６すなわちＭＸＮ、テ讃タ配列変挾長（入
力データ信号について出力データ信号で離すことができ
る長さ）ヲＮｉ／ｃ設定すると１例えばＲＡＭ２では書
込みの場合、Ｘクロックパルスが潜込み用アドレスカウ
ンタ８に相当する第３図の具体的回路図に示すものに供
給される。この場合、第４図で示すように。
第３図の２．２，２．２の出力に応じたテーブルの態様
で、データ配列変換サイズ１６の出方が得られてその出
力に応じたＲＡＭ２のアドレスが指定される。これによ
りＲＡＭ２のＭＸＮのデータ配列変換サイズを満足する
設定ハ、第５図のようにＭ＝４．Ｎ＝４で行えばよい。
で、データ配列変換サイズ１６の出方が得られてその出
力に応じたＲＡＭ２のアドレスが指定される。これによ
りＲＡＭ２のＭＸＮのデータ配列変換サイズを満足する
設定ハ、第５図のようにＭ＝４．Ｎ＝４で行えばよい。
第３図においてクロックパルスの入力毎に第１図のＲＡ
Ｍ２でに第５図のＸ方向に順次アドレスが指足され入力
データが書込まれる。ＲＡＭ２には１６ビソト分書込ま
れたことになる。
Ｍ２でに第５図のＸ方向に順次アドレスが指足され入力
データが書込まれる。ＲＡＭ２には１６ビソト分書込ま
れたことになる。
このとき、ＲＡＭ３では同じ＜１６ビツト分の読出しが
行われたことになる。
行われたことになる。
この読出しは読出し用アドレス、カウンタ７のアドレス
指足出力によ、り行われる。
指足出力によ、り行われる。
第６図は該読み出し用アドレスカランタフの具体的回路
図であり、第７図は該回路図のクロック入力端子９にク
ロックパルスが供給された際に、該構成図の２．２，２
．２ の出力に応じたアドレステーブルの態様であり、
データ配列変換サイズ１６の出力が得られその出力に応
じたＲＡＭ３のアドレスが指足される。
図であり、第７図は該回路図のクロック入力端子９にク
ロックパルスが供給された際に、該構成図の２．２，２
．２ の出力に応じたアドレステーブルの態様であり、
データ配列変換サイズ１６の出力が得られその出力に応
じたＲＡＭ３のアドレスが指足される。
つ１す、第１図のクロック入力端子９にクロックパルス
が入力されると、第１図の読出し用アドレスカウンタ７
（つ捷り第６図読出し用アドレスカウンタ回路図）の出
力は第７図のアドレステーブルのようになり、ＲＡＭ３
は、このテーブルに従って第５図のＹ方向に、順次アド
レスが指定されデータの読出しが行われる。
が入力されると、第１図の読出し用アドレスカウンタ７
（つ捷り第６図読出し用アドレスカウンタ回路図）の出
力は第７図のアドレステーブルのようになり、ＲＡＭ３
は、このテーブルに従って第５図のＹ方向に、順次アド
レスが指定されデータの読出しが行われる。
ノ
次に、第８図（ａ）及び（ｂｌはデータ配列変換サイズ
ＭＸＮ、 データ配列変換長Ｎｋ設定するための。
ＭＸＮ、 データ配列変換長Ｎｋ設定するための。
ＲＡＭへの入力データ信号書込み用及び読出し用アドレ
スカウンタの回路図である。
スカウンタの回路図である。
第８図（ａ） ｉｄ入力データ信号書込み用アドレスカ
ウンタであり、フリップフロップ’（ｒＰ＋ｑ段カスケ
ードに接続して構成し、初段のフリップフロップのクロ
ックパルス入力端子９より入力データ信号と同期したク
ロックパルスを入力して初段からｐ段までのｐ個のフリ
ップフロップの出力端子よりＸ方向のビット長Ｍ＝２Ｐ
なる書込み用アドレス信号を得、Ｐ＋１段目からＰ＋４
段目までのｑ個のフリップフロップの出力端子よりＹ方
向のビット長（データ配列変換長）Ｎ＝２ｑなる書込み
」アドレス信号を得ている。
ウンタであり、フリップフロップ’（ｒＰ＋ｑ段カスケ
ードに接続して構成し、初段のフリップフロップのクロ
ックパルス入力端子９より入力データ信号と同期したク
ロックパルスを入力して初段からｐ段までのｐ個のフリ
ップフロップの出力端子よりＸ方向のビット長Ｍ＝２Ｐ
なる書込み用アドレス信号を得、Ｐ＋１段目からＰ＋４
段目までのｑ個のフリップフロップの出力端子よりＹ方
向のビット長（データ配列変換長）Ｎ＝２ｑなる書込み
」アドレス信号を得ている。
第８図（ｂ） Ｕ入力データ信号読出し用アドレスカウ
ンタであり、フリップフロップｋ １ ＋ ｑ 段カス
ケードに接続して構成し、Ｐ＋１段目のフリップフロッ
プのクロックパルス入力端子９１り入力データ信号と同
期したクロックパルスを入力して初段から９段目までの
ｐ個のフリップフロップの出力端子よりＸ方向のビット
長Ｍ＝２Ｐなる読出し用アドレス信号を得、Ｐ＋１段目
からＰ＋（１段目までのｑ個のフリップフロップの出力
端子よりＹ方向のビット長（データ配列変換長）Ｎ＝２
４なる読出し用アドレス信号を得ている。
ンタであり、フリップフロップｋ １ ＋ ｑ 段カス
ケードに接続して構成し、Ｐ＋１段目のフリップフロッ
プのクロックパルス入力端子９１り入力データ信号と同
期したクロックパルスを入力して初段から９段目までの
ｐ個のフリップフロップの出力端子よりＸ方向のビット
長Ｍ＝２Ｐなる読出し用アドレス信号を得、Ｐ＋１段目
からＰ＋（１段目までのｑ個のフリップフロップの出力
端子よりＹ方向のビット長（データ配列変換長）Ｎ＝２
４なる読出し用アドレス信号を得ている。
上記した実施例の説明から明らかなように９本発明によ
れば、ＲＡＭへの入力データ信号書込み用及び−を出し
用アドレスカラ／りのフリップフロップの段数を設定し
クロックパルスの入力端子全適宜選択することにより、
フリップフロップの出力側の接続は全く変更することな
く。
れば、ＲＡＭへの入力データ信号書込み用及び−を出し
用アドレスカラ／りのフリップフロップの段数を設定し
クロックパルスの入力端子全適宜選択することにより、
フリップフロップの出力側の接続は全く変更することな
く。
データ配列変換サイズ及びデータ配列変換長を２ｎ系列
で容易に可変できる汎用性のあるデータ配列変換回路を
得ることができる。
で容易に可変できる汎用性のあるデータ配列変換回路を
得ることができる。
第１図は本発明回路の一実施例を示す構成図。
第２図はデータ配列変換の原理説明図、第３図はデータ
配列変換サイズ１６．テータ配列変換長４なるデータ信
号書込み用アドレスカウンタの具体的な回路図、第４図
は、第３図の出力に応じたアドレステーブル、第５図は
同じくデータ配列変換サイズ１６．データ配列変換長４
なるデータ配列変換の原理説明図、渠６図はデータ配列
変換サイズ１６．データ配列変換長４なるデータ信号読
出し用アドレスカウンタ回路図、第７図は第６図の出力
に応じたアドレステーブル。 第８図（、）及び（ｂ）はデータ配列変換サイズＭＸＮ
。 データ配列変換長Ｎを設定するための入力データ信号書
込み用及び読出し用アドレスカラ／りの回路図である。 １・・・データ信号入力端子、２，３・・・ＲＡＭ 。 、、 ４ 、５ 、１０ ・−・セレクタ＋ ４ ａ
＋ ４ ｂ ｒ ５ ａ ＋ ５ ｂ Ｔ １０ ａ
＊１０ｂ・・・セレクタの接点、６・・・データ信号
出力端子、７・・・読出し用アドレスカウンタ、８・・
・書込み用アドレスカウンタ、９・・・クロックパルス
入力端子。 特許出願人 日本無線株式会社 第２図 第３図 第４図 第５図
配列変換サイズ１６．テータ配列変換長４なるデータ信
号書込み用アドレスカウンタの具体的な回路図、第４図
は、第３図の出力に応じたアドレステーブル、第５図は
同じくデータ配列変換サイズ１６．データ配列変換長４
なるデータ配列変換の原理説明図、渠６図はデータ配列
変換サイズ１６．データ配列変換長４なるデータ信号読
出し用アドレスカウンタ回路図、第７図は第６図の出力
に応じたアドレステーブル。 第８図（、）及び（ｂ）はデータ配列変換サイズＭＸＮ
。 データ配列変換長Ｎを設定するための入力データ信号書
込み用及び読出し用アドレスカラ／りの回路図である。 １・・・データ信号入力端子、２，３・・・ＲＡＭ 。 、、 ４ 、５ 、１０ ・−・セレクタ＋ ４ ａ
＋ ４ ｂ ｒ ５ ａ ＋ ５ ｂ Ｔ １０ ａ
＊１０ｂ・・・セレクタの接点、６・・・データ信号
出力端子、７・・・読出し用アドレスカウンタ、８・・
・書込み用アドレスカウンタ、９・・・クロックパルス
入力端子。 特許出願人 日本無線株式会社 第２図 第３図 第４図 第５図
Claims (1)
- （１） ディジタル信号が入力データ信号として供給
され記憶容量かにビットのＲＡＭ ２組を用意し、それ
ぞれ任意の値に設定されたＲＡＭの記憶容量がＭＸＮ、
ただしＭをＸ方向のビット長、ＮをＸ方向のビット長と
する関係に設定し、一方のＲＡＭが入力データ信号のＭ
ＸＮビットを書込んでいる過程にあるときには他方のＲ
ＡＭでは既に書込まれている入力データ信号のＭＸＮビ
ットを読出す過程とする回路接続を行うセレクタを該２
組のＲＡＭそれぞれの入力側及び出力側に附設して当該
２組のＲＡＭの書込み及び読出しを交互に切替え、この
切替えに対応して書込み用アドレスカウンタ及び読出し
用アドレスカウンタの切替え接続゛を行う双投形セレク
〉を当該２組のＲＡＭと該書込み゛用アドレスカウンタ
及び読出し用アドレスカウンタとの間に介在させＭ Ｘ
Ｎに相当のデータ配列変換サイズ及びデータ配列変換
長Ｎを２ｎ系列で設定することを特徴とするデータ配列
変換回路。 （２１ＲＡＭへの入力データ信号書込み用及び読出し用
アドレスカウンタは複数個の７リソプフロツプをデータ
配列変換サイズＭＸＮ、データ配列変換長Ｎを設定する
ように、Ｐ＋４段（ただし、ｐはＸ方向のビット長Ｍ＝
２ｐなるアドレス信号を発生させるだめのフリップフロ
ップの段数、 ｑＩＩ′ｉ、Ｙ方向のデータ配列変換
長Ｎ ＝ ２”なるアドレス信号を発生させるための７
リツプ７０ツブの段数）カスケードに接続し、初段のフ
リップフロップに、大力データ信号と同期したクロック
パルスを入力して入力データ信号書込み用のＸ方向のビ
ット長Ｍ＝２ｐなるアドレスカウンタを構成し、またｐ
＋１段目のフリップフロップに入力データ信号と同期し
たクロックパルスを入力してデータ配列変換長Ｎ＝２９
なるデータ信号読出し用アドレスカウンタを構成した特
許請求の範囲第１項記載のデータ配列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133261A JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133261A JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923941A true JPS5923941A (ja) | 1984-02-07 |
Family
ID=15100474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133261A Pending JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133022A (ja) * | 1984-07-25 | 1986-02-15 | Mitsubishi Electric Corp | 符号処理装置 |
| JPH03118640A (ja) * | 1989-07-06 | 1991-05-21 | Digital Equip Corp <Dec> | フォールト許容メモリ |
-
1982
- 1982-07-30 JP JP57133261A patent/JPS5923941A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133022A (ja) * | 1984-07-25 | 1986-02-15 | Mitsubishi Electric Corp | 符号処理装置 |
| JPH03118640A (ja) * | 1989-07-06 | 1991-05-21 | Digital Equip Corp <Dec> | フォールト許容メモリ |
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