JPS5923941A - デ−タ配列変換回路 - Google Patents
デ−タ配列変換回路Info
- Publication number
- JPS5923941A JPS5923941A JP57133261A JP13326182A JPS5923941A JP S5923941 A JPS5923941 A JP S5923941A JP 57133261 A JP57133261 A JP 57133261A JP 13326182 A JP13326182 A JP 13326182A JP S5923941 A JPS5923941 A JP S5923941A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- address counter
- data array
- array conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル移動無線の分野での移動体走行時に
おけるフェージングに基づくバースト誤り 解消の一助
とすることができるデータ配列変換回路に関するもので
ある。
おけるフェージングに基づくバースト誤り 解消の一助
とすることができるデータ配列変換回路に関するもので
ある。
一般にディジタル移動無線ではバースト誤りをなくすの
に誤り訂正符号の手段を適用してもバースト誤りを完全
になくすこと自体無理だとされており、そのため入力デ
ータ信号の配列を変換し併用することが大事だとされて
いる。
に誤り訂正符号の手段を適用してもバースト誤りを完全
になくすこと自体無理だとされており、そのため入力デ
ータ信号の配列を変換し併用することが大事だとされて
いる。
この種のデータ配列変換回路として従来、にビットメモ
リに入・出力データラノチのそれぞれを入力側及び出刃
側に附設し、これらに対して。
リに入・出力データラノチのそれぞれを入力側及び出刃
側に附設し、これらに対して。
各データの入・出力関係を制御するようにメモリアドレ
スカウンタを接続したメモリ上のX−Y方向のデータ配
列変換回路として例えば特開昭57−24120が提案
されているが、前記メモリアドレスカウンタ回路は、X
方向のビット長(M)、Y方向のビット長(N)を可変
にするだめの回路が含まれていないためデータ配列変換
サイズ(MXN)、データ配列変換長(N)を可変にす
るのが困難である。
スカウンタを接続したメモリ上のX−Y方向のデータ配
列変換回路として例えば特開昭57−24120が提案
されているが、前記メモリアドレスカウンタ回路は、X
方向のビット長(M)、Y方向のビット長(N)を可変
にするだめの回路が含まれていないためデータ配列変換
サイズ(MXN)、データ配列変換長(N)を可変にす
るのが困難である。
本発明はデータ配列変換サイズ及びデータ配列変換長を
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
第1図は本発明回路の一実施例を示す構成図で、゛デー
タ配列を変換する対象のディジタル入力データ信号を端
子1から供給し記憶容量すなわちメモリ容量かにビット
のRAM (ランダムアクセス メモ!J)2.3の2
組それぞれはデータ配列変換サイズがMXNで次の一式
が成り立つ。
タ配列を変換する対象のディジタル入力データ信号を端
子1から供給し記憶容量すなわちメモリ容量かにビット
のRAM (ランダムアクセス メモ!J)2.3の2
組それぞれはデータ配列変換サイズがMXNで次の一式
が成り立つ。
K≧M’X N
ただしMはX方向のビット長
NはY方向のビット長
の関係を有するように設定し、一方のRAM例えば2が
入力データ信号のMXNビットを曹込んでいろ過程にあ
るときには他方のRAM例えば3では既に書込み処理が
すんでいるMXNビットの入力データ信号を読出す過程
にあるようにセレクタ4及び5が用いられる。4,5は
RAM2及び3のそれぞれの入力側及び出力側に附設さ
れRAM2及び3の書込み及び読出しを交互に切替える
。第1図の接続状態は、セレクタ4が接点4aに切替り
、このときセレクタ5は接点5aに切替った態様になっ
て−る。このときRAM2では入力データ信号のMXN
ビットが書込まれている過程にある。RAM3では、こ
のとき既に書込まれているMXNビットの入力データ信
号が読出されている過程にあり端子6からデータ配列変
換された出力信号が得られる。
入力データ信号のMXNビットを曹込んでいろ過程にあ
るときには他方のRAM例えば3では既に書込み処理が
すんでいるMXNビットの入力データ信号を読出す過程
にあるようにセレクタ4及び5が用いられる。4,5は
RAM2及び3のそれぞれの入力側及び出力側に附設さ
れRAM2及び3の書込み及び読出しを交互に切替える
。第1図の接続状態は、セレクタ4が接点4aに切替り
、このときセレクタ5は接点5aに切替った態様になっ
て−る。このときRAM2では入力データ信号のMXN
ビットが書込まれている過程にある。RAM3では、こ
のとき既に書込まれているMXNビットの入力データ信
号が読出されている過程にあり端子6からデータ配列変
換された出力信号が得られる。
RAM2及び3のそれぞれの書込み及び読出しがMXN
ビットまで達4るとセレクタ4及び5がそれぞれ4b及
び5bの側に切替る。
ビットまで達4るとセレクタ4及び5がそれぞれ4b及
び5bの側に切替る。
この状態でRAM2では、書込まれた入力データ信号の
読出しが、またRAM3では新たな入力データ信号が書
込まれる。
読出しが、またRAM3では新たな入力データ信号が書
込まれる。
すなわちRAM2及び3は書込み及び読出しの機能を交
互に受持つようになっている。
互に受持つようになっている。
上記書込み及び読出しのメモリアドレス全指定する役目
の読出し用アドレスカウンタ7及び書込み用アドレスカ
ウンタ8の入力側には前記入力データ信号の1.0に対
応して同期したかたちで端子9からクロックパルス信号
が供給されるようになっている。
の読出し用アドレスカウンタ7及び書込み用アドレスカ
ウンタ8の入力側には前記入力データ信号の1.0に対
応して同期したかたちで端子9からクロックパルス信号
が供給されるようになっている。
読出し用アドレスカウンタ7及び書込み用アドレスカウ
ンタ8それぞれの出力側でld、 RAM2及び3の
そのときの書込み及び読出しの行われている時間中、7
,8と2,3との間には双投形セレクタlOが介在して
2,3それぞれの書込み及び読出しの役目を果たすよう
第1図のように接点10 a側に接続状態が形成きれて
メモリアドレスの機能を果たしている。セレクタ4が接
点4bに、そのときセレクタ5が接点5bに切替わり、
RAM2のデータを読出し、RAM3に書込みが行われ
るようにするにはセレクタ10が接点10 bに切替っ
ているから、アドレスカ?7/タフ、8の読出し及び書
込みクロックパルスが。
ンタ8それぞれの出力側でld、 RAM2及び3の
そのときの書込み及び読出しの行われている時間中、7
,8と2,3との間には双投形セレクタlOが介在して
2,3それぞれの書込み及び読出しの役目を果たすよう
第1図のように接点10 a側に接続状態が形成きれて
メモリアドレスの機能を果たしている。セレクタ4が接
点4bに、そのときセレクタ5が接点5bに切替わり、
RAM2のデータを読出し、RAM3に書込みが行われ
るようにするにはセレクタ10が接点10 bに切替っ
ているから、アドレスカ?7/タフ、8の読出し及び書
込みクロックパルスが。
RAM2では書込み→読出しのアドレス指定に。
RAM3では読出し→書込みのアドレス指定の状態にそ
れぞれ切替ることになる。
れぞれ切替ることになる。
次に、RAM2.3におけるにビットのメモリがどのよ
うな状態VC6るかを第2図に示すデータ配列変換の態
様説明図によ・り説明する。
うな状態VC6るかを第2図に示すデータ配列変換の態
様説明図によ・り説明する。
基づき説明した。ここでは、入力データ信号の潜込み及
び読出しの態様が、第2図のデータ配列変換の原理説明
図のように、書込みIr1X刀同に、読出しはY方向に
それぞれ入力データ信号が1ビツトずつ書込み用アドレ
スカウンタ8及び読出し用アドレスカウンタ7によりア
ドレス指定されたかたちで行われる。
び読出しの態様が、第2図のデータ配列変換の原理説明
図のように、書込みIr1X刀同に、読出しはY方向に
それぞれ入力データ信号が1ビツトずつ書込み用アドレ
スカウンタ8及び読出し用アドレスカウンタ7によりア
ドレス指定されたかたちで行われる。
今、データ配列変換サイズ(データ配列変換を行うデー
タ容量)を16すなわちMXN、テ讃タ配列変挾長(入
力データ信号について出力データ信号で離すことができ
る長さ)ヲNi/c設定すると1例えばRAM2では書
込みの場合、Xクロックパルスが潜込み用アドレスカウ
ンタ8に相当する第3図の具体的回路図に示すものに供
給される。この場合、第4図で示すように。
タ容量)を16すなわちMXN、テ讃タ配列変挾長(入
力データ信号について出力データ信号で離すことができ
る長さ)ヲNi/c設定すると1例えばRAM2では書
込みの場合、Xクロックパルスが潜込み用アドレスカウ
ンタ8に相当する第3図の具体的回路図に示すものに供
給される。この場合、第4図で示すように。
第3図の2.2,2.2の出力に応じたテーブルの態様
で、データ配列変換サイズ16の出方が得られてその出
力に応じたRAM2のアドレスが指定される。これによ
りRAM2のMXNのデータ配列変換サイズを満足する
設定ハ、第5図のようにM=4.N=4で行えばよい。
で、データ配列変換サイズ16の出方が得られてその出
力に応じたRAM2のアドレスが指定される。これによ
りRAM2のMXNのデータ配列変換サイズを満足する
設定ハ、第5図のようにM=4.N=4で行えばよい。
第3図においてクロックパルスの入力毎に第1図のRA
M2でに第5図のX方向に順次アドレスが指足され入力
データが書込まれる。RAM2には16ビソト分書込ま
れたことになる。
M2でに第5図のX方向に順次アドレスが指足され入力
データが書込まれる。RAM2には16ビソト分書込ま
れたことになる。
このとき、RAM3では同じ<16ビツト分の読出しが
行われたことになる。
行われたことになる。
この読出しは読出し用アドレス、カウンタ7のアドレス
指足出力によ、り行われる。
指足出力によ、り行われる。
第6図は該読み出し用アドレスカランタフの具体的回路
図であり、第7図は該回路図のクロック入力端子9にク
ロックパルスが供給された際に、該構成図の2.2,2
.2 の出力に応じたアドレステーブルの態様であり、
データ配列変換サイズ16の出力が得られその出力に応
じたRAM3のアドレスが指足される。
図であり、第7図は該回路図のクロック入力端子9にク
ロックパルスが供給された際に、該構成図の2.2,2
.2 の出力に応じたアドレステーブルの態様であり、
データ配列変換サイズ16の出力が得られその出力に応
じたRAM3のアドレスが指足される。
つ1す、第1図のクロック入力端子9にクロックパルス
が入力されると、第1図の読出し用アドレスカウンタ7
(つ捷り第6図読出し用アドレスカウンタ回路図)の出
力は第7図のアドレステーブルのようになり、RAM3
は、このテーブルに従って第5図のY方向に、順次アド
レスが指定されデータの読出しが行われる。
が入力されると、第1図の読出し用アドレスカウンタ7
(つ捷り第6図読出し用アドレスカウンタ回路図)の出
力は第7図のアドレステーブルのようになり、RAM3
は、このテーブルに従って第5図のY方向に、順次アド
レスが指定されデータの読出しが行われる。
ノ
次に、第8図(a)及び(blはデータ配列変換サイズ
MXN、 データ配列変換長Nk設定するための。
MXN、 データ配列変換長Nk設定するための。
RAMへの入力データ信号書込み用及び読出し用アドレ
スカウンタの回路図である。
スカウンタの回路図である。
第8図(a) id入力データ信号書込み用アドレスカ
ウンタであり、フリップフロップ’(rP+q段カスケ
ードに接続して構成し、初段のフリップフロップのクロ
ックパルス入力端子9より入力データ信号と同期したク
ロックパルスを入力して初段からp段までのp個のフリ
ップフロップの出力端子よりX方向のビット長M=2P
なる書込み用アドレス信号を得、P+1段目からP+4
段目までのq個のフリップフロップの出力端子よりY方
向のビット長(データ配列変換長)N=2qなる書込み
」アドレス信号を得ている。
ウンタであり、フリップフロップ’(rP+q段カスケ
ードに接続して構成し、初段のフリップフロップのクロ
ックパルス入力端子9より入力データ信号と同期したク
ロックパルスを入力して初段からp段までのp個のフリ
ップフロップの出力端子よりX方向のビット長M=2P
なる書込み用アドレス信号を得、P+1段目からP+4
段目までのq個のフリップフロップの出力端子よりY方
向のビット長(データ配列変換長)N=2qなる書込み
」アドレス信号を得ている。
第8図(b) U入力データ信号読出し用アドレスカウ
ンタであり、フリップフロップk 1 + q 段カス
ケードに接続して構成し、P+1段目のフリップフロッ
プのクロックパルス入力端子91り入力データ信号と同
期したクロックパルスを入力して初段から9段目までの
p個のフリップフロップの出力端子よりX方向のビット
長M=2Pなる読出し用アドレス信号を得、P+1段目
からP+(1段目までのq個のフリップフロップの出力
端子よりY方向のビット長(データ配列変換長)N=2
4なる読出し用アドレス信号を得ている。
ンタであり、フリップフロップk 1 + q 段カス
ケードに接続して構成し、P+1段目のフリップフロッ
プのクロックパルス入力端子91り入力データ信号と同
期したクロックパルスを入力して初段から9段目までの
p個のフリップフロップの出力端子よりX方向のビット
長M=2Pなる読出し用アドレス信号を得、P+1段目
からP+(1段目までのq個のフリップフロップの出力
端子よりY方向のビット長(データ配列変換長)N=2
4なる読出し用アドレス信号を得ている。
上記した実施例の説明から明らかなように9本発明によ
れば、RAMへの入力データ信号書込み用及び−を出し
用アドレスカラ/りのフリップフロップの段数を設定し
クロックパルスの入力端子全適宜選択することにより、
フリップフロップの出力側の接続は全く変更することな
く。
れば、RAMへの入力データ信号書込み用及び−を出し
用アドレスカラ/りのフリップフロップの段数を設定し
クロックパルスの入力端子全適宜選択することにより、
フリップフロップの出力側の接続は全く変更することな
く。
データ配列変換サイズ及びデータ配列変換長を2n系列
で容易に可変できる汎用性のあるデータ配列変換回路を
得ることができる。
で容易に可変できる汎用性のあるデータ配列変換回路を
得ることができる。
第1図は本発明回路の一実施例を示す構成図。
第2図はデータ配列変換の原理説明図、第3図はデータ
配列変換サイズ16.テータ配列変換長4なるデータ信
号書込み用アドレスカウンタの具体的な回路図、第4図
は、第3図の出力に応じたアドレステーブル、第5図は
同じくデータ配列変換サイズ16.データ配列変換長4
なるデータ配列変換の原理説明図、渠6図はデータ配列
変換サイズ16.データ配列変換長4なるデータ信号読
出し用アドレスカウンタ回路図、第7図は第6図の出力
に応じたアドレステーブル。 第8図(、)及び(b)はデータ配列変換サイズMXN
。 データ配列変換長Nを設定するための入力データ信号書
込み用及び読出し用アドレスカラ/りの回路図である。 1・・・データ信号入力端子、2,3・・・RAM 。 、、 4 、5 、10 ・−・セレクタ+ 4 a
+ 4 b r 5 a + 5 b T 10 a
*10b・・・セレクタの接点、6・・・データ信号
出力端子、7・・・読出し用アドレスカウンタ、8・・
・書込み用アドレスカウンタ、9・・・クロックパルス
入力端子。 特許出願人 日本無線株式会社 第2図 第3図 第4図 第5図
配列変換サイズ16.テータ配列変換長4なるデータ信
号書込み用アドレスカウンタの具体的な回路図、第4図
は、第3図の出力に応じたアドレステーブル、第5図は
同じくデータ配列変換サイズ16.データ配列変換長4
なるデータ配列変換の原理説明図、渠6図はデータ配列
変換サイズ16.データ配列変換長4なるデータ信号読
出し用アドレスカウンタ回路図、第7図は第6図の出力
に応じたアドレステーブル。 第8図(、)及び(b)はデータ配列変換サイズMXN
。 データ配列変換長Nを設定するための入力データ信号書
込み用及び読出し用アドレスカラ/りの回路図である。 1・・・データ信号入力端子、2,3・・・RAM 。 、、 4 、5 、10 ・−・セレクタ+ 4 a
+ 4 b r 5 a + 5 b T 10 a
*10b・・・セレクタの接点、6・・・データ信号
出力端子、7・・・読出し用アドレスカウンタ、8・・
・書込み用アドレスカウンタ、9・・・クロックパルス
入力端子。 特許出願人 日本無線株式会社 第2図 第3図 第4図 第5図
Claims (1)
- (1) ディジタル信号が入力データ信号として供給
され記憶容量かにビットのRAM 2組を用意し、それ
ぞれ任意の値に設定されたRAMの記憶容量がMXN、
ただしMをX方向のビット長、NをX方向のビット長と
する関係に設定し、一方のRAMが入力データ信号のM
XNビットを書込んでいる過程にあるときには他方のR
AMでは既に書込まれている入力データ信号のMXNビ
ットを読出す過程とする回路接続を行うセレクタを該2
組のRAMそれぞれの入力側及び出力側に附設して当該
2組のRAMの書込み及び読出しを交互に切替え、この
切替えに対応して書込み用アドレスカウンタ及び読出し
用アドレスカウンタの切替え接続゛を行う双投形セレク
〉を当該2組のRAMと該書込み゛用アドレスカウンタ
及び読出し用アドレスカウンタとの間に介在させM X
Nに相当のデータ配列変換サイズ及びデータ配列変換
長Nを2n系列で設定することを特徴とするデータ配列
変換回路。 (21RAMへの入力データ信号書込み用及び読出し用
アドレスカウンタは複数個の7リソプフロツプをデータ
配列変換サイズMXN、データ配列変換長Nを設定する
ように、P+4段(ただし、pはX方向のビット長M=
2pなるアドレス信号を発生させるだめのフリップフロ
ップの段数、 qII′i、Y方向のデータ配列変換
長N = 2”なるアドレス信号を発生させるための7
リツプ70ツブの段数)カスケードに接続し、初段のフ
リップフロップに、大力データ信号と同期したクロック
パルスを入力して入力データ信号書込み用のX方向のビ
ット長M=2pなるアドレスカウンタを構成し、またp
+1段目のフリップフロップに入力データ信号と同期し
たクロックパルスを入力してデータ配列変換長N=29
なるデータ信号読出し用アドレスカウンタを構成した特
許請求の範囲第1項記載のデータ配列変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57133261A JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57133261A JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923941A true JPS5923941A (ja) | 1984-02-07 |
Family
ID=15100474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57133261A Pending JPS5923941A (ja) | 1982-07-30 | 1982-07-30 | デ−タ配列変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923941A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6133022A (ja) * | 1984-07-25 | 1986-02-15 | Mitsubishi Electric Corp | 符号処理装置 |
JPH03118640A (ja) * | 1989-07-06 | 1991-05-21 | Digital Equip Corp <Dec> | フォールト許容メモリ |
-
1982
- 1982-07-30 JP JP57133261A patent/JPS5923941A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6133022A (ja) * | 1984-07-25 | 1986-02-15 | Mitsubishi Electric Corp | 符号処理装置 |
JPH03118640A (ja) * | 1989-07-06 | 1991-05-21 | Digital Equip Corp <Dec> | フォールト許容メモリ |
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