JPS5936453A - デ−タ配列変換回路 - Google Patents
デ−タ配列変換回路Info
- Publication number
- JPS5936453A JPS5936453A JP14587082A JP14587082A JPS5936453A JP S5936453 A JPS5936453 A JP S5936453A JP 14587082 A JP14587082 A JP 14587082A JP 14587082 A JP14587082 A JP 14587082A JP S5936453 A JPS5936453 A JP S5936453A
- Authority
- JP
- Japan
- Prior art keywords
- data array
- bit
- address counter
- array conversion
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル移動無線の分野での移動体走行時に
おけるフェージングに基づくバーストｘり解消の一助と
することができるデータ配列変換回路に関するものであ
る。
おけるフェージングに基づくバーストｘり解消の一助と
することができるデータ配列変換回路に関するものであ
る。
−般Ｋ ティジタル移動無線ではバースト誤すをなくす
のに誤り訂正符号の手段を適用してもバース］・誤りを
完全になくすこと自体無理だとされており、そのため入
力データ信号の配列を変換し併用することが大事だとさ
れている。
のに誤り訂正符号の手段を適用してもバース］・誤りを
完全になくすこと自体無理だとされており、そのため入
力データ信号の配列を変換し併用することが大事だとさ
れている。
この種のデータ配列変換回路として、従来。
Ｋビットメモリに入・出力データラノチのそれぞれを入
力側及び出力側に附設し、これらに対して、各データの
入・出方関係を制御するようにメモリアドレスカウンタ
を接続したメモリ上のＸ−Ｙ方向のデータ配列変換回路
として例えば特開昭５７−２４１２０が提案されている
が、前記メモリアドレスカウンタ回路は、Ｘ方向のビッ
ト長（Ｉｎ、Ｙ方向のビット長岡を可変にするための回
路が含まれてぃなし・ためデータ配列変換サイズ（ＭＸ
Ｍ）、 データ配列変換表ｆＭ］を可変にするのが困難
である。
力側及び出力側に附設し、これらに対して、各データの
入・出方関係を制御するようにメモリアドレスカウンタ
を接続したメモリ上のＸ−Ｙ方向のデータ配列変換回路
として例えば特開昭５７−２４１２０が提案されている
が、前記メモリアドレスカウンタ回路は、Ｘ方向のビッ
ト長（Ｉｎ、Ｙ方向のビット長岡を可変にするための回
路が含まれてぃなし・ためデータ配列変換サイズ（ＭＸ
Ｍ）、 データ配列変換表ｆＭ］を可変にするのが困難
である。
本発明はデータ配列変換サイズ及びデータ配列変換表を
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
ハード構成で可変にすることができるデータ配列変換回
路を提供するもので、以下にこれを図面に基づき詳細に
説明する。
第１図は本発明回路の一実施例を示す構成図で、データ
配列を変換する対象のディジタル入力データ信号をデー
タ信号大刀端子Ｉがも供給し記憶容量すなわちメモリ容
量かにヒツトのＲＡＭ （ランダムアクセスメモリ）３
はデータ配列変換サイズがＭＸＭで次の式が成り立つ。
配列を変換する対象のディジタル入力データ信号をデー
タ信号大刀端子Ｉがも供給し記憶容量すなわちメモリ容
量かにヒツトのＲＡＭ （ランダムアクセスメモリ）３
はデータ配列変換サイズがＭＸＭで次の式が成り立つ。
Ｋ≧ＭＸＭ
ただし各々のＭはそれぞれＸ方向のビット長。
Ｙ方向のビット長の関係を有するように設定し。
該ＲＡＭ ３への入力データ信号のＭＸＭビット毎に、
アドレスカウンタ４をＸ方向用アドレスとＹ方向用アド
レスに交互に切替え接続を行うセレクタ５が用いられる
。セレクタ５はアドレスカウンタ４０入力側に付設され
該アドレスカウンタ４へのクロックパルスの入力端を交
互に切替える。第１図の接続状態は、セレクタ５が接点
−′と江″の側に切替った態様になっている。
アドレスカウンタ４をＸ方向用アドレスとＹ方向用アド
レスに交互に切替え接続を行うセレクタ５が用いられる
。セレクタ５はアドレスカウンタ４０入力側に付設され
該アドレスカウンタ４へのクロックパルスの入力端を交
互に切替える。第１図の接続状態は、セレクタ５が接点
−′と江″の側に切替った態様になっている。
このときアドレスカウンタ４では、Ｐ＋１段目のフリッ
プフロップに入力データ信号と同期したクロックパルス
が入力端子２かも供給されデータ配列変換表Ｍ＝２”な
るＹ方向のアドレスカウンタが構成され、ＲＡＭ３には
ＭＸＭビットの人力データ信号がＹ方向に１ビツト毎に
読出し及び書込みされている過程にあり、データ信号出
力端子６からデータ配列変換された出力信号が得られる
。ＲＡＭ ３の読出し及び書込みがＭＸＭビットまで達
すると、セレクタ５が接点５ｂ’と５ｂ″の側に切替る
。
プフロップに入力データ信号と同期したクロックパルス
が入力端子２かも供給されデータ配列変換表Ｍ＝２”な
るＹ方向のアドレスカウンタが構成され、ＲＡＭ３には
ＭＸＭビットの人力データ信号がＹ方向に１ビツト毎に
読出し及び書込みされている過程にあり、データ信号出
力端子６からデータ配列変換された出力信号が得られる
。ＲＡＭ ３の読出し及び書込みがＭＸＭビットまで達
すると、セレクタ５が接点５ｂ’と５ｂ″の側に切替る
。
このときアドレスカウンタ４では、初段のフリップフロ
ップに人力データ信号と同期したクロックパルスが同じ
（入力端子２かも供給されデータ配列変換表Ｍ＝２Ｐな
るＸ方向のアドレスカウンタが構成され、ＲＡＭ３には
ＭＸＭピントの入力データ信号がＸ方向に１ビツト毎に
読出し及び書込みされ、データ信号出力端子６かもブタ
配列変換された出）Ｊ信号が得られる。
ップに人力データ信号と同期したクロックパルスが同じ
（入力端子２かも供給されデータ配列変換表Ｍ＝２Ｐな
るＸ方向のアドレスカウンタが構成され、ＲＡＭ３には
ＭＸＭピントの入力データ信号がＸ方向に１ビツト毎に
読出し及び書込みされ、データ信号出力端子６かもブタ
配列変換された出）Ｊ信号が得られる。
すなわち、ＲＡＭ３は１人カデータ信号のＭＸＭビット
毎に、Ｘ方向への入力データ信号のｌビット毎の読出し
及び書込みと、Ｙ方向への入力データ信号の１ビツト毎
の読出し及び書込みの機能を繰返し果たしている。
毎に、Ｘ方向への入力データ信号のｌビット毎の読出し
及び書込みと、Ｙ方向への入力データ信号の１ビツト毎
の読出し及び書込みの機能を繰返し果たしている。
次に、ＲＡＭ３におけるにビットのメモリがどのような
状態にあるかを第２図に示すデータ配列変換の態様説明
図により説明する。
状態にあるかを第２図に示すデータ配列変換の態様説明
図により説明する。
ＫビットのＲＡＭ ３では入力データ信号のＸ方向への
１ビツト毎の読出し及び書込みと、Ｙ方向への１ビツト
毎の読出し及び書込みが行われることを第１図に基づき
説明した。
１ビツト毎の読出し及び書込みと、Ｙ方向への１ビツト
毎の読出し及び書込みが行われることを第１図に基づき
説明した。
ここでは、入力データ信号の読出し及び書込みの態様が
、第２図のデータ配列変換の原理説明図のように、Ｘ方
向への１ビツト毎の読出し及び書込みと、Ｙ方向への１
ビツト毎の読出し及び書込みが、アドレスカウンタ４に
より交互にアドレス指定されたかたちで行われる。
、第２図のデータ配列変換の原理説明図のように、Ｘ方
向への１ビツト毎の読出し及び書込みと、Ｙ方向への１
ビツト毎の読出し及び書込みが、アドレスカウンタ４に
より交互にアドレス指定されたかたちで行われる。
今、データ配列変換サイズ（データ配列変換を行うデー
タ容量）ＭＸＭを１６．データ配列変換長（人力データ
信号について出力データ信号で離すことができる長さ）
Ｍを４に設定したとき。
タ容量）ＭＸＭを１６．データ配列変換長（人力データ
信号について出力データ信号で離すことができる長さ）
Ｍを４に設定したとき。
Ｘ方向への１ビツト毎の読出し及び書込みは。
第１図のアドレスカウンタ４の具体的回路である第３図
のアドレスカウンタ回路によりアドレス指定されて行わ
れる。
のアドレスカウンタ回路によりアドレス指定されて行わ
れる。
この場合、第４図で示すように第３図の２°、２′。
２２、 ２３の出力に応じたアドレステーブルの態様で
、データ配列変換サイズ１６の出力が得られ。
、データ配列変換サイズ１６の出力が得られ。
その出力に応じたＲＡＭ ３のアドレスが指定される。
これによりＲＡＭ ３のＭＸＭのデータ配列変換サイズ
を満足する設定は、第５図のようにＸ、 Ｙ両方向とも
Ｍ＝４で行えばよい。
を満足する設定は、第５図のようにＸ、 Ｙ両方向とも
Ｍ＝４で行えばよい。
第３図においてセレクタの接点５Ｃ’よりのクロックパ
ルスの入力毎に第１図のＲＡＭ ３では、第５図のＸ方
向に、順次、アドレスが指定されて。
ルスの入力毎に第１図のＲＡＭ ３では、第５図のＸ方
向に、順次、アドレスが指定されて。
Ｘ方向への１ビツト毎の読出し及び書込みが行われる。
次に、Ｙ方向への１ビット毎の読出し及び書込みは、第
１図の前記アドレスカウンタ４の具体的回路である第６
図のアドレスカウンタ回路によりアドレス指定されて行
われる。
１図の前記アドレスカウンタ４の具体的回路である第６
図のアドレスカウンタ回路によりアドレス指定されて行
われる。
この場合、第７図で示すように第６図の２°、２１゜ｚ
２． ２３の出力に応じたアドレステーブルの態様で、
データ配列変換サイズ１６の出力が得られその出力に応
じたＲＡＭ３のアドレスが指定される。
２． ２３の出力に応じたアドレステーブルの態様で、
データ配列変換サイズ１６の出力が得られその出力に応
じたＲＡＭ３のアドレスが指定される。
つまり、第６図においてセレクタの接点５０″よりのク
ロックパルスの入力毎に第１図のＲＡＭ ３では、第５
図のＹ方向に、順次、アドレスが指定されて、Ｙ方向へ
の１ビツト毎の読出し及び書込みが行われる。
ロックパルスの入力毎に第１図のＲＡＭ ３では、第５
図のＹ方向に、順次、アドレスが指定されて、Ｙ方向へ
の１ビツト毎の読出し及び書込みが行われる。
第８図はデータ配列変換サイズＭＸＭ、データ配列変換
長Ｍを設定し、 ＲＡＭへの入力データ信号の読出し
及び書込みを行うときアドレス指定させるためのアドレ
スカウンタ回路図である。
長Ｍを設定し、 ＲＡＭへの入力データ信号の読出し
及び書込みを行うときアドレス指定させるためのアドレ
スカウンタ回路図である。
第８図において、アドレスカウンタ４はフリップフロッ
プを２Ｐ段カスケードに接続して構成５．セレクタ５が
接点５ｂ’と接点５ｂ″の側に接続されているとき、入
力データ信号と同期したクロックパルスはクロックパル
ス入力端子２よりセレクタ５の接点５ｂ’を介して初段
のクリップフロップに供給され、初段からＰ段までのＰ
個のフリップフロップの出力端子より、Ｘ方向のビット
長Ｍ＝２ＰなるＸ方向への１ビツト毎の読出し及び書込
み用のアドレス信号を得、Ｐ＋１段目から２Ｐ段目まで
のＰイ固のフリップフロッグ。
プを２Ｐ段カスケードに接続して構成５．セレクタ５が
接点５ｂ’と接点５ｂ″の側に接続されているとき、入
力データ信号と同期したクロックパルスはクロックパル
ス入力端子２よりセレクタ５の接点５ｂ’を介して初段
のクリップフロップに供給され、初段からＰ段までのＰ
個のフリップフロップの出力端子より、Ｘ方向のビット
長Ｍ＝２ＰなるＸ方向への１ビツト毎の読出し及び書込
み用のアドレス信号を得、Ｐ＋１段目から２Ｐ段目まで
のＰイ固のフリップフロッグ。
の出力端子より、Ｙ方向のビット長（データ配列変換長
）Ｍ＝２Ｐなるアドレス信号を得ている。
）Ｍ＝２Ｐなるアドレス信号を得ている。
また、セレクタ５が接点５ａ、′と接点５０″の側に切
替え接続されると１人力データ信号と同期したクロック
パルスはクロックパルス入力端子２よリセレクタ５の接
点５ｅＬ″を介してＰ＋１段目のクリップフロップに供
給され、Ｐ＋１段目から２Ｐ段目までのＰ個のフリップ
フロッグの出力端子より、Ｙ方向のビット長Ｍ＝２？な
るＹ方向への１ビツト毎の読出し及び書込み用のアドレ
ス信号を得、初段からＰ段までのＰ個のフリップフロッ
プの出力端子より、Ｘ方向のビット長（データ配列変換
長）Ｍ＝２Ｆなるアドレス信号を得ている。
替え接続されると１人力データ信号と同期したクロック
パルスはクロックパルス入力端子２よリセレクタ５の接
点５ｅＬ″を介してＰ＋１段目のクリップフロップに供
給され、Ｐ＋１段目から２Ｐ段目までのＰ個のフリップ
フロッグの出力端子より、Ｙ方向のビット長Ｍ＝２？な
るＹ方向への１ビツト毎の読出し及び書込み用のアドレ
ス信号を得、初段からＰ段までのＰ個のフリップフロッ
プの出力端子より、Ｘ方向のビット長（データ配列変換
長）Ｍ＝２Ｆなるアドレス信号を得ている。
上記した実施例の説明から明らかなように１本発明によ
れば、 ＲＡＭを用いてデータ信号の≠＝≠→辱ミデ
ータ配列変換を行うとき、データ配列変換長が等しい場
合には、ＲＡＭ１組、アドレスカウンタ１組でデータ配
列変換回路を構成することができ、データ配列変換サイ
ズに合わせてアドレスカウンタのフリップフロップの段
数を設定しクロックパルスの入力端子を切替えることに
より、フリップフロップの出力側の接鞘は全く変更する
ことなく、データ配列変換サイズ及びデータ配列変換長
を２ｎ系列で容易に可変できる汎用性のあるデータ配列
変換回路を得ることができる。
れば、 ＲＡＭを用いてデータ信号の≠＝≠→辱ミデ
ータ配列変換を行うとき、データ配列変換長が等しい場
合には、ＲＡＭ１組、アドレスカウンタ１組でデータ配
列変換回路を構成することができ、データ配列変換サイ
ズに合わせてアドレスカウンタのフリップフロップの段
数を設定しクロックパルスの入力端子を切替えることに
より、フリップフロップの出力側の接鞘は全く変更する
ことなく、データ配列変換サイズ及びデータ配列変換長
を２ｎ系列で容易に可変できる汎用性のあるデータ配列
変換回路を得ることができる。
第１図は本発明回路の一実施例を示す構成図。
第２図はデータ配列変換の原理説明図、第３図はデータ
配列変換サイズ］６．データ配列変換長４なるＸ方向へ
の１ビツト毎の読出し及び書込みに用いるアドレスカウ
ンタの具体的な回路図。 第４図は、第３図の出力に応じたアドレステーブル、第
５図は同じくデータ配列変換サイズ１６゜データ配列変
換長４なるデータ配列変換の原理説明図、第６図はデー
タ配列変換サイズ１６．データ配列変換長４なるＹ方向
への１ビツト毎の読出し及び書込みに用いるアドレスカ
ウンタの具体的な回路図、第７図は、第６図の出力に応
シタアドレステーブル、第８図はデータ配列変換サイズ
ＭＸＭ、データ配列変換長Ｍを設定し。 入力データ信号のＸ方向への１ビツト毎の読出し及び書
込みと、Ｙ方向への１ビツト毎の読出し及び書込みに用
いるアドレスカウンタの回路図である。 １・・・データ信号入力端子 ２・・・クロックパルス入力端子 ３・・・ＲＡＭ ４・・・アドレスカウンタ５
・セレクタ ５山’、 ５ｂ’、 ５Ｃ’、 ５４″、 ５ｂ’、
５Ｃ”・・・セレクタの接点６・・・データ信号出力端
子 特許出願人 日本無線株式会社 第１図 第２図 第３図 第４図 第５図
配列変換サイズ］６．データ配列変換長４なるＸ方向へ
の１ビツト毎の読出し及び書込みに用いるアドレスカウ
ンタの具体的な回路図。 第４図は、第３図の出力に応じたアドレステーブル、第
５図は同じくデータ配列変換サイズ１６゜データ配列変
換長４なるデータ配列変換の原理説明図、第６図はデー
タ配列変換サイズ１６．データ配列変換長４なるＹ方向
への１ビツト毎の読出し及び書込みに用いるアドレスカ
ウンタの具体的な回路図、第７図は、第６図の出力に応
シタアドレステーブル、第８図はデータ配列変換サイズ
ＭＸＭ、データ配列変換長Ｍを設定し。 入力データ信号のＸ方向への１ビツト毎の読出し及び書
込みと、Ｙ方向への１ビツト毎の読出し及び書込みに用
いるアドレスカウンタの回路図である。 １・・・データ信号入力端子 ２・・・クロックパルス入力端子 ３・・・ＲＡＭ ４・・・アドレスカウンタ５
・セレクタ ５山’、 ５ｂ’、 ５Ｃ’、 ５４″、 ５ｂ’、
５Ｃ”・・・セレクタの接点６・・・データ信号出力端
子 特許出願人 日本無線株式会社 第１図 第２図 第３図 第４図 第５図
Claims (2)
- （１） ディジタル信号が入力データ信号として供給
され記憶容量かにビットのＲＡＭ １組を用意し、任意
の値に設定された該ＲＡＭの記憶容量がＭＸＭ、ただし
各々のＭをそれぞれＸ方向のビット長、Ｙ方向のビット
長（つまりＸ方向とＹ方向のビット長が等しい）とする
関係に設定し、該ＲＡＭへの人力データ信号のＭＸＭビ
ット毎に、アドレスカラ／りをＸ方向用アドレスとＹ方
向用アドレスに交互に切替え接続を行うセレクタを該ア
ドレスカウンタの入力側に付設して該アドレスカウンタ
へのクロックパルスの、入力端を切替え、ＭＸＭに相当
するデータ配列変換サイズ及びこのデータ配列変換サイ
ズの設定により決まるデータ配列変換表Ｍを２ｎ系列で
設定することを特徴とするデータ配列変換回路。 - （２） ＲＡＭへのアドレスカウンタは複数個のフリ
ップフロップを、データ配列変換サイズＭＸＭ。 データ配列変換表Ｍを設定するように、 ２Ｐ段（た
だし、ＰはＸ方向及びＹ方向のビット長Ｍ＝２Ｐなるア
ドレス信号を発生させるためのフリップフロップの段数
）カスケードに接続し、初段のフリップフロップに、入
力データ何月と同期したクロックパルスを人力してＸ方
向のビット長Ｍ＝＝２Ｐなるアドレスカウンタを構成し
、またＰ＋１段目のフリップフロップに入力データ信号
と同期したクロックパルスを入力してデータ配列変換表
Ｍ＝２ＰなるＹ方向のアドレスカウンタを構成した特許
請求の範囲第１項記載のデータ配列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587082A JPS5936453A (ja) | 1982-08-23 | 1982-08-23 | デ−タ配列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587082A JPS5936453A (ja) | 1982-08-23 | 1982-08-23 | デ−タ配列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936453A true JPS5936453A (ja) | 1984-02-28 |
Family
ID=15394954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587082A Pending JPS5936453A (ja) | 1982-08-23 | 1982-08-23 | デ−タ配列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175626A (ja) * | 1984-09-20 | 1986-04-18 | Fujitsu General Ltd | デジタル通信におけるインタリ−ブ方法 |
-
1982
- 1982-08-23 JP JP14587082A patent/JPS5936453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175626A (ja) * | 1984-09-20 | 1986-04-18 | Fujitsu General Ltd | デジタル通信におけるインタリ−ブ方法 |
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