JPS61184086A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
- Publication number
- JPS61184086A JPS61184086A JP2329185A JP2329185A JPS61184086A JP S61184086 A JPS61184086 A JP S61184086A JP 2329185 A JP2329185 A JP 2329185A JP 2329185 A JP2329185 A JP 2329185A JP S61184086 A JPS61184086 A JP S61184086A
- Authority
- JP
- Japan
- Prior art keywords
- input
- clock
- input data
- shift register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、入力ハイウェイ上のデータの位相が一致して
いなくても、正常な交換動作を行わせさるため、入力デ
ータをあるクロック、フレームパルスにより取込んだ後
、これとは別のグロック、フレームパルスにより再度別
の回路にラッチして時分割交換することにより、各入力
ハイウェイのデータ間に位相差があっても、この位相差
を吸収することができるようにしたものである。
いなくても、正常な交換動作を行わせさるため、入力デ
ータをあるクロック、フレームパルスにより取込んだ後
、これとは別のグロック、フレームパルスにより再度別
の回路にラッチして時分割交換することにより、各入力
ハイウェイのデータ間に位相差があっても、この位相差
を吸収することができるようにしたものである。
本発明は、時間スイッチ回路に関し、特に大容量で高速
な時分割通話路を構成することができる時分割交換機の
時間スイッチに関するものである。
な時分割通話路を構成することができる時分割交換機の
時間スイッチに関するものである。
時分割多重交換は、共通線上の多重化順序を入れ替える
こと（タイムスロット変換）によって、実現される。タ
イムスロット変換を行うためには。
こと（タイムスロット変換）によって、実現される。タ
イムスロット変換を行うためには。
信号が共通線上を伝達する時刻（位相）を入側と出側で
変える必要がある。この位相の変換は、共通線上で信号
を一度蓄積し、蓄積した信号を別の位相で読出すことに
より実現される。このために、通話メモリ、制御メモリ
、およびカウンタ回路で構成される時分割スイッチ（時
間スイッチ）回路が必要である。高速の時間スイッチ回
路としては、従来、第３図に示すような回路構成が知ら
れている（例えば、昭和５９年度電子通信学会通信部門
全国大会講演論文集２８９参照）。
変える必要がある。この位相の変換は、共通線上で信号
を一度蓄積し、蓄積した信号を別の位相で読出すことに
より実現される。このために、通話メモリ、制御メモリ
、およびカウンタ回路で構成される時分割スイッチ（時
間スイッチ）回路が必要である。高速の時間スイッチ回
路としては、従来、第３図に示すような回路構成が知ら
れている（例えば、昭和５９年度電子通信学会通信部門
全国大会講演論文集２８９参照）。
第３図において、１は入力ハイウェイ、２は入力シフト
レジスタ、３は入力データラッチ、４は制御メモリ用シ
フトレジスタ、４１〜４４はラッチ信号送出回路、５は
出力用シフトレジスタ、６は出力ハイウェイである。
レジスタ、３は入力データラッチ、４は制御メモリ用シ
フトレジスタ、４１〜４４はラッチ信号送出回路、５は
出力用シフトレジスタ、６は出力ハイウェイである。
先ず、入力ハイウェイ１上のチャネル＃０から＃３に多
重化された各データＡＯ−Ａ３を、クロックＣ１により
入力シフトレジスタ２にに順次入力する。これにより、
チャネル＃０のデータＡＯ〜チャネル＃３のデータＡ３
がそれぞれ４個の入力シフトレジスタ２に入力された後
、各入力シフトレジスタ２に接続されている入力データ
ラッチ３は、フレームパルスＦ１によりこれらの入力デ
ータを一括してラッチする。一方、各レジスタから記憶
しているデータを並列に出力用シフトレジスタ５に出力
することが可能なシフトレジスタにより構成され、クロ
ックＣ１により動作する制御メモリ用シフトレジスタ４
（破線内で示される）が設けられている。この制御メモ
リ用シフトレジスタ４の各チャネルには、出力シフトレ
ジスタ５の各出力チャネルに交換接続すべき入力データ
のアドレス（”００”、“１ ］ ”、 ”０１ ”、
” Ｌ Ｏ’″）が書込まれており、各チャネルが出
力シフトレジスタ５上をクロックＣ１によりシフト動作
するのと並行して、これらのアドレス情報は制御メモリ
用シフトレジスタ４上をシフト動作する。出力シフトレ
ジスタ５の任意の出力チャネルが、ラッチすべき入力デ
ータと結線された位置までシフトした時、制御メモリ用
シフトレジスタ４はラッチ信号を送出し、その入力デー
タをその出力チャネルにラッチする。なお、ラッチ信号
送出回路４１〜４４はデコーダ回路であって、アドレス
゛’ｏｏ”は回路４４のみから出力“１″′を送出し、
アドレス”１１’″は回路４１のみから出力ｒｒ ｌ
ｎを送出し、アドレス１１０１１１は回路４３のみから
出力゛′ｌ′″を送出し、アドレス１１１０１１は回路
４２のみから出力“１″を送出するようになっている。
重化された各データＡＯ−Ａ３を、クロックＣ１により
入力シフトレジスタ２にに順次入力する。これにより、
チャネル＃０のデータＡＯ〜チャネル＃３のデータＡ３
がそれぞれ４個の入力シフトレジスタ２に入力された後
、各入力シフトレジスタ２に接続されている入力データ
ラッチ３は、フレームパルスＦ１によりこれらの入力デ
ータを一括してラッチする。一方、各レジスタから記憶
しているデータを並列に出力用シフトレジスタ５に出力
することが可能なシフトレジスタにより構成され、クロ
ックＣ１により動作する制御メモリ用シフトレジスタ４
（破線内で示される）が設けられている。この制御メモ
リ用シフトレジスタ４の各チャネルには、出力シフトレ
ジスタ５の各出力チャネルに交換接続すべき入力データ
のアドレス（”００”、“１ ］ ”、 ”０１ ”、
” Ｌ Ｏ’″）が書込まれており、各チャネルが出
力シフトレジスタ５上をクロックＣ１によりシフト動作
するのと並行して、これらのアドレス情報は制御メモリ
用シフトレジスタ４上をシフト動作する。出力シフトレ
ジスタ５の任意の出力チャネルが、ラッチすべき入力デ
ータと結線された位置までシフトした時、制御メモリ用
シフトレジスタ４はラッチ信号を送出し、その入力デー
タをその出力チャネルにラッチする。なお、ラッチ信号
送出回路４１〜４４はデコーダ回路であって、アドレス
゛’ｏｏ”は回路４４のみから出力“１″′を送出し、
アドレス”１１’″は回路４１のみから出力ｒｒ ｌ
ｎを送出し、アドレス１１０１１１は回路４３のみから
出力゛′ｌ′″を送出し、アドレス１１１０１１は回路
４２のみから出力“１″を送出するようになっている。
出力シフトレジスタ５にラッチされたデータは、クロッ
クＣ１によりシフト動作し、出力ハイウェイ６に順次読
出される。
クＣ１によりシフト動作し、出力ハイウェイ６に順次読
出される。
以上の動作を繰り返して、交換機能を実現する。
第３図に示す時間スイッチを用いて、大容量の時分割通
話路を実現するには、例えば、第４図に示すような構成
となる。第４図において、ｌは入ハイウェイ、７は第３
図のスイッチ回路で構成された１次時間スイッチ、８は
空間スイッチ、９は第３図のスイッチ回路で構成された
２次時間スイッチ、６は出ハイウェイである。以下、第
４図の時分割通話路の動作を述べる。
話路を実現するには、例えば、第４図に示すような構成
となる。第４図において、ｌは入ハイウェイ、７は第３
図のスイッチ回路で構成された１次時間スイッチ、８は
空間スイッチ、９は第３図のスイッチ回路で構成された
２次時間スイッチ、６は出ハイウェイである。以下、第
４図の時分割通話路の動作を述べる。
フレームパルスＦ１．クロックＣ１とともに送られてく
る入力ハイウェイｌ上の入力データを、１次時間スイッ
チ７によりタイムスロットを入れ替え、さらにその出力
データのハイウェイ間の交換を空間スイッチ８により行
い、さらにその出力データのタイムスロットの入れ替え
を２次時間スイッチ９により行う。
る入力ハイウェイｌ上の入力データを、１次時間スイッ
チ７によりタイムスロットを入れ替え、さらにその出力
データのハイウェイ間の交換を空間スイッチ８により行
い、さらにその出力データのタイムスロットの入れ替え
を２次時間スイッチ９により行う。
しかし、第４図に示す構成の時分割通話路では、すべて
の１次時間スイッチ７およびすべての２次時間スイッチ
９ならびに空間スイッチ８は、外部より供給されるフレ
ームパルスＦ１．およびクロックパルスＣ，に同期して
動作させる必要があり、特に高速の時分割交換を行う場
合、入力ハイウエイ長が各ハイウェイ間で異なるときに
は、各入力ハイウェイ１上のデータの位相が一致せず、
交換動作が実現できなくなることがあり、問題となって
いる。
の１次時間スイッチ７およびすべての２次時間スイッチ
９ならびに空間スイッチ８は、外部より供給されるフレ
ームパルスＦ１．およびクロックパルスＣ，に同期して
動作させる必要があり、特に高速の時分割交換を行う場
合、入力ハイウエイ長が各ハイウェイ間で異なるときに
は、各入力ハイウェイ１上のデータの位相が一致せず、
交換動作が実現できなくなることがあり、問題となって
いる。
本発明の目的は、このような問題を改善し、１次時間ス
イッチまたは２次時間スイッチの入力ハイウェイ上のデ
ータの位相が一致していない場合にも、正常な交換動作
を実現することができる時間スイッチ回路を提供するこ
とにある。
イッチまたは２次時間スイッチの入力ハイウェイ上のデ
ータの位相が一致していない場合にも、正常な交換動作
を実現することができる時間スイッチ回路を提供するこ
とにある。
上記目的を達成するため１本発明の時間スイッ子回路は
、複数チャネルの情報を時分割多重した１フレーム分の
入力情報を、第１のクロックにより順次書込む人力シフ
トレジスタと、該入力シフトレジスタの全入力データを
第１のフレームパルスにより一括してラッチする第１の
入力データラッチと、該第１の入力データラッチの全入
力データを第２のフレームパルスにより一括してラッチ
する第２の入力データラッチと、各入力データを出力チ
ャネルに交換接続するためのアドレス情報を記憶し、か
つ第２のクロックにより動作する制御メモリと、該制御
メモリに記憶されたアドレス情報に基づいて、上記第２
のデータラッチから入力データをラッチし、かつ該入力
データを第２のクロックにより順次読出す出力シフトレ
ジスタとを具備することに特徴がある。
、複数チャネルの情報を時分割多重した１フレーム分の
入力情報を、第１のクロックにより順次書込む人力シフ
トレジスタと、該入力シフトレジスタの全入力データを
第１のフレームパルスにより一括してラッチする第１の
入力データラッチと、該第１の入力データラッチの全入
力データを第２のフレームパルスにより一括してラッチ
する第２の入力データラッチと、各入力データを出力チ
ャネルに交換接続するためのアドレス情報を記憶し、か
つ第２のクロックにより動作する制御メモリと、該制御
メモリに記憶されたアドレス情報に基づいて、上記第２
のデータラッチから入力データをラッチし、かつ該入力
データを第２のクロックにより順次読出す出力シフトレ
ジスタとを具備することに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す時間スイッチ回路の
構成図である。
構成図である。
第１図において、１は入力ハイウエイ、２は入力シフト
レジスタ、１０は第１人力データラッチ。
レジスタ、１０は第１人力データラッチ。
１１は第２人力データラッチ、４は制御メモリ用シフト
レジスタ、４１〜４４はデコーダ回路、５は出力用シフ
トレジスタ、６は出力ハイウェイである。この回路は、
従来の第３図に示す回路に比べて、２組の入力データラ
ッチ１０．１１を直列に接続する点が異なっている。第
２人力データラッチ１１の出力を出力用レジスタ５に接
続する。
レジスタ、４１〜４４はデコーダ回路、５は出力用シフ
トレジスタ、６は出力ハイウェイである。この回路は、
従来の第３図に示す回路に比べて、２組の入力データラ
ッチ１０．１１を直列に接続する点が異なっている。第
２人力データラッチ１１の出力を出力用レジスタ５に接
続する。
第１図においては、入力ハイウェイ１上のチャネル＃０
から＃３に多重化された各データＡＯ〜Ａ３を、第１ク
ロックＣ，により入力シフト・レジスタ２に順次入力す
る。第１入カデータラツチｌＯは、第１フレームパルス
Ｆ１によりこれらの入力データを一括してラッチする。
から＃３に多重化された各データＡＯ〜Ａ３を、第１ク
ロックＣ，により入力シフト・レジスタ２に順次入力す
る。第１入カデータラツチｌＯは、第１フレームパルス
Ｆ１によりこれらの入力データを一括してラッチする。
次に、第２人力データラッチ１１は、第２フレームパル
スＦ２により、第１入カデータラツチｌＯの入力データ
を一括してラッチする。一方、各レジスタからそれぞれ
記憶されているデータＩＩ Ｉ Ｂまたはｉｔ Ｏｎを
並列に出力することが可能なシフトレジスタから構成さ
れた制御メモリ用シフトレジスタ４が設けられる。この
制御メモリ用シフトレジスタ４は、従来の第３図に示し
た回路と同じ構成である。すなわち、この制御メモリ用
シフトレジスタ４には、各入力データＡＯ−Ａ３に対応
して、これらを交換接続する出力側のチャネルアドレス
が書込まれており、これらのアドレスは、対応する入力
データＡＯ−Ａ３が入力シフトレジスタ２上をシフトす
るのと並行して、制御メモリ用シフトレジスタ４の各シ
フトレジスタ上をシフト動作する。この制御メモリ用シ
フトレジスタ４の各アドレスを並列出力し、出力線をＮ
ＯＲ回路で構成されたデコーダ回路４１〜４４に入力す
る。これらのデコーダ回路４１〜４４は、出力シフトレ
ジスタ５の各チャネルに対応して設けられており、各チ
ャネルのアドレスに等しいアドレスデータが制御メモリ
である各シフトレジスタから入力されたときだけ、ラッ
チ信号を出力シフトレジスタ５に出力する。
スＦ２により、第１入カデータラツチｌＯの入力データ
を一括してラッチする。一方、各レジスタからそれぞれ
記憶されているデータＩＩ Ｉ Ｂまたはｉｔ Ｏｎを
並列に出力することが可能なシフトレジスタから構成さ
れた制御メモリ用シフトレジスタ４が設けられる。この
制御メモリ用シフトレジスタ４は、従来の第３図に示し
た回路と同じ構成である。すなわち、この制御メモリ用
シフトレジスタ４には、各入力データＡＯ−Ａ３に対応
して、これらを交換接続する出力側のチャネルアドレス
が書込まれており、これらのアドレスは、対応する入力
データＡＯ−Ａ３が入力シフトレジスタ２上をシフトす
るのと並行して、制御メモリ用シフトレジスタ４の各シ
フトレジスタ上をシフト動作する。この制御メモリ用シ
フトレジスタ４の各アドレスを並列出力し、出力線をＮ
ＯＲ回路で構成されたデコーダ回路４１〜４４に入力す
る。これらのデコーダ回路４１〜４４は、出力シフトレ
ジスタ５の各チャネルに対応して設けられており、各チ
ャネルのアドレスに等しいアドレスデータが制御メモリ
である各シフトレジスタから入力されたときだけ、ラッ
チ信号を出力シフトレジスタ５に出力する。
このように、制御メモリ用シフトレジスタ４の各チャネ
ルには、出力シフトレジスタ５の各出力チャネルに交換
接続すべき入力データのアドレスが書込まれており、各
出力チャネルがクロックＣ２により出力シフトレジスタ
５上をシフト動作するのと並行して、これらのアドレス
情報はクロックＣ２により制御メモリ用シフトレジスタ
４上をシフト動作する。出力シフトレジスタ５の任意の
チャネルが、第２人力データラッチｌｌ内のラッチすべ
き入力データＡ１〜Ａ３と結線された位置までシフトし
た時、制御メモリ用シフトレジスタ４はラッチ信号を送
出し、第２人力データラッチ１１の入力データを出力シ
フトレジスタ５の出力チャネルにラッチする。ラッチさ
れたデータは、クロックＣ２により出力シフトレジスタ
５上をシフト動作し、出力ハイウェイ６に順次読出され
る。
ルには、出力シフトレジスタ５の各出力チャネルに交換
接続すべき入力データのアドレスが書込まれており、各
出力チャネルがクロックＣ２により出力シフトレジスタ
５上をシフト動作するのと並行して、これらのアドレス
情報はクロックＣ２により制御メモリ用シフトレジスタ
４上をシフト動作する。出力シフトレジスタ５の任意の
チャネルが、第２人力データラッチｌｌ内のラッチすべ
き入力データＡ１〜Ａ３と結線された位置までシフトし
た時、制御メモリ用シフトレジスタ４はラッチ信号を送
出し、第２人力データラッチ１１の入力データを出力シ
フトレジスタ５の出力チャネルにラッチする。ラッチさ
れたデータは、クロックＣ２により出力シフトレジスタ
５上をシフト動作し、出力ハイウェイ６に順次読出され
る。
以上の動作を繰り返して、交換機能を実現している。こ
のように、第１図に示す時間スイッチ回路では、入力デ
ータとともに送られてくるクロックＣ１、フレームパル
スＦ１により、１フレーム分の入力データを先ず第１人
力データラッチ１０に取込み、これを通話路に十分に近
い部分で発生するクロックＣ２，フレームパルスＦ２に
より再度第２データラツチ１１にラッチし、これを制御
メモリ用シフトレジスタ４および出力シフトレジスタ５
により交換接続して、読出すため、入力ハイウエイ長の
差による各入力ハイウェイのデータ間の位相差を、１フ
レーム分だけ時間スイッチに吸収できることになり、入
力ハイウエイ長が各ハイウェイ間で異なる場合でも、フ
レームパルスとクロックパルスに同期してこれらの装置
を動作させることが可能である。従って、ハイウェイ間
に位相差が生じ易い大容量の高速時分割通話路を構成す
る場合には、き°わめて有効となる。
のように、第１図に示す時間スイッチ回路では、入力デ
ータとともに送られてくるクロックＣ１、フレームパル
スＦ１により、１フレーム分の入力データを先ず第１人
力データラッチ１０に取込み、これを通話路に十分に近
い部分で発生するクロックＣ２，フレームパルスＦ２に
より再度第２データラツチ１１にラッチし、これを制御
メモリ用シフトレジスタ４および出力シフトレジスタ５
により交換接続して、読出すため、入力ハイウエイ長の
差による各入力ハイウェイのデータ間の位相差を、１フ
レーム分だけ時間スイッチに吸収できることになり、入
力ハイウエイ長が各ハイウェイ間で異なる場合でも、フ
レームパルスとクロックパルスに同期してこれらの装置
を動作させることが可能である。従って、ハイウェイ間
に位相差が生じ易い大容量の高速時分割通話路を構成す
る場合には、き°わめて有効となる。
第２図は、本発明の時間スイッチ回路を用いた大容量時
分割通話路の構成図である。
分割通話路の構成図である。
第４図において、１は入力ハイウエイ、７は本発明の時
間スイッチ回路で構成された１次時間スイッチ、８は空
間スイッチ、９は本発明の時間スイッチ回路で構成され
た２次時間スイッチ、６は出力ハイウェイである。この
時分割通話路で、第４図に示す従来の時分割通話路の構
成と異なる点は、第４図では、１次時間スイッチ７．２
次時間スイッチ９および空間スイッチ８のすべてに同一
のフレームパルスＦ１とクロックＣ１を入力しているの
に対して、第２図では、１次時間スイッチ７に両方のフ
レームパルスＦ工＋Ｆ２およびクロックＣｌ ＋ Ｃ２
を入力するとともに、２次スイッチ９と空間スイッチ８
には、入力ハイウェイＩに送られてくるフレームパルス
、クロックとは異なるフレームパルスＦ２、およびクロ
ックＣ２を入力する点である。
間スイッチ回路で構成された１次時間スイッチ、８は空
間スイッチ、９は本発明の時間スイッチ回路で構成され
た２次時間スイッチ、６は出力ハイウェイである。この
時分割通話路で、第４図に示す従来の時分割通話路の構
成と異なる点は、第４図では、１次時間スイッチ７．２
次時間スイッチ９および空間スイッチ８のすべてに同一
のフレームパルスＦ１とクロックＣ１を入力しているの
に対して、第２図では、１次時間スイッチ７に両方のフ
レームパルスＦ工＋Ｆ２およびクロックＣｌ ＋ Ｃ２
を入力するとともに、２次スイッチ９と空間スイッチ８
には、入力ハイウェイＩに送られてくるフレームパルス
、クロックとは異なるフレームパルスＦ２、およびクロ
ックＣ２を入力する点である。
入力データとともに送られてくるクロックＣ１゜および
フレームパルスＦ１を、各々第１クロツクおよび第１フ
レームパルスとし、かつ通話路に十分近い部分で生成さ
れるクロックＣ２、フレームパルスＦ２をそれぞれ第２
クロツク、第２フレームパルスとし、入力データのタイ
ムスロットを１次時間スイッチ７により入れ替える。１
次時間スイッチ７の出力データのハイウェイ間の交換を
空間スイッチ８により行い、さらにその出力データのタ
イムスロットの入れ替えを２次時間スイッチ９により行
う。なお、空間スイッチ８は、クロックＣ２、フレーム
パルスＦ２で動作するものとし、また２次時間スイッチ
９の第１クロツク、第１フレームパルスには、それぞれ
Ｃ２＋Ｆ２を用いる。
フレームパルスＦ１を、各々第１クロツクおよび第１フ
レームパルスとし、かつ通話路に十分近い部分で生成さ
れるクロックＣ２、フレームパルスＦ２をそれぞれ第２
クロツク、第２フレームパルスとし、入力データのタイ
ムスロットを１次時間スイッチ７により入れ替える。１
次時間スイッチ７の出力データのハイウェイ間の交換を
空間スイッチ８により行い、さらにその出力データのタ
イムスロットの入れ替えを２次時間スイッチ９により行
う。なお、空間スイッチ８は、クロックＣ２、フレーム
パルスＦ２で動作するものとし、また２次時間スイッチ
９の第１クロツク、第１フレームパルスには、それぞれ
Ｃ２＋Ｆ２を用いる。
さらに、２次時間スイッチ９の第２クロツク、第２フレ
ームパルスには、それぞれＣ２＋Ｆ２を用いるか、ある
いはこれらのＣ２＋Ｆ２とは異なるクロックＣ３，フレ
ームパルスＦ３を用いることができる。勿論、Ｃ３＋
Ｆ３とＣ１＋Ｆ１とは異なった値を示すクロック、およ
びフレームパルスである。
ームパルスには、それぞれＣ２＋Ｆ２を用いるか、ある
いはこれらのＣ２＋Ｆ２とは異なるクロックＣ３，フレ
ームパルスＦ３を用いることができる。勿論、Ｃ３＋
Ｆ３とＣ１＋Ｆ１とは異なった値を示すクロック、およ
びフレームパルスである。
以上説明したように、本発明によれば、入力データとと
もに送られてくるクロック、フレームパルスにより１フ
レーム分の入力データを第１の入力データラッチに取込
み、さらにこれを通話路に十分近い部分で発生するクロ
ック、フレームパルスにより再度第２人力データラッチ
にラッチするので、大容量時分割通話路を構成した場合
、入力ハイウエイ長の差による各入力ハイウェイのデー
タ間の位相差を１フレーム分だけ吸収することができ、
従って位相差の生じ易い大容量高速時分割通話路を構成
する際にきわめて有効である。
もに送られてくるクロック、フレームパルスにより１フ
レーム分の入力データを第１の入力データラッチに取込
み、さらにこれを通話路に十分近い部分で発生するクロ
ック、フレームパルスにより再度第２人力データラッチ
にラッチするので、大容量時分割通話路を構成した場合
、入力ハイウエイ長の差による各入力ハイウェイのデー
タ間の位相差を１フレーム分だけ吸収することができ、
従って位相差の生じ易い大容量高速時分割通話路を構成
する際にきわめて有効である。
第１図は本発明の一実施例を示す時間スイッチ回路の構
成図、第２図は本発明の時間スイッチ回路を用いて構成
された大容量時分割通話路の構成図、第３図は従来の高
速時間スイッチ回路の構成図、第４図は第３図の時間ス
イッチを用いた大容量時分割通話路の構成図である。 １：入力ハイウエイ、２：入力シフトレジスタ、３：入
力データラッチ、４：制御メモリ用シフトレジスタ、５
：出力用シフトレジスタ、６：出力ハイウェイ、１０，
１１：第１および第２の入力データラッチ、ｃｔ 、ｃ
２’クロック、Ｆｌ、Ｆ２：フレームパルス。
成図、第２図は本発明の時間スイッチ回路を用いて構成
された大容量時分割通話路の構成図、第３図は従来の高
速時間スイッチ回路の構成図、第４図は第３図の時間ス
イッチを用いた大容量時分割通話路の構成図である。 １：入力ハイウエイ、２：入力シフトレジスタ、３：入
力データラッチ、４：制御メモリ用シフトレジスタ、５
：出力用シフトレジスタ、６：出力ハイウェイ、１０，
１１：第１および第２の入力データラッチ、ｃｔ 、ｃ
２’クロック、Ｆｌ、Ｆ２：フレームパルス。
Claims (1)
- （１）複数チャネルの情報を時分割多重した１フレーム
分の入力情報を、第１のクロックにより順次書込む入力
シフトレジスタと、該入力シフトレジスタの全入力デー
タを第１のフレームパルスにより一括してラッチする第
１の入力データラッチと、該第１の入力データラッチの
全入力データを第２のフレームパルスにより一括してラ
ッチする第２の入力データラッチと、各入力データを出
力チャネルに交換接続するためのアドレス情報を記憶し
、かつ第２のクロックにより動作する制御メモリと、該
制御メモリに記憶されたアドレス情報に基づいて、上記
第２のデータラッチから入力データをラッチし、かつ該
入力データを第２のクロックにより順次読出す出力シフ
トレジスタとを具備することを特徴とする時間スイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329185A JPS61184086A (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329185A JPS61184086A (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184086A true JPS61184086A (ja) | 1986-08-16 |
Family
ID=12106496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2329185A Pending JPS61184086A (ja) | 1985-02-08 | 1985-02-08 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184086A (ja) |
-
1985
- 1985-02-08 JP JP2329185A patent/JPS61184086A/ja active Pending
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