SU1104500A1 - Многоканальное микропрограммное устройство ввода-вывода - Google Patents

Многоканальное микропрограммное устройство ввода-вывода Download PDF

Info

Publication number
SU1104500A1
SU1104500A1 SU833581531A SU3581531A SU1104500A1 SU 1104500 A1 SU1104500 A1 SU 1104500A1 SU 833581531 A SU833581531 A SU 833581531A SU 3581531 A SU3581531 A SU 3581531A SU 1104500 A1 SU1104500 A1 SU 1104500A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
input
inputs
outputs
switch
Prior art date
Application number
SU833581531A
Other languages
English (en)
Inventor
Василий Петрович Супрун
Григорий Николаевич Тимонькин
Сергей Николаевич Ткаченко
Вячеслав Сергеевич Харченко
Original Assignee
Предприятие П/Я А-7160
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7160 filed Critical Предприятие П/Я А-7160
Priority to SU833581531A priority Critical patent/SU1104500A1/ru
Application granted granted Critical
Publication of SU1104500A1 publication Critical patent/SU1104500A1/ru

Links

Landscapes

  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

1. МНОГОКАНАЛЬНОЕ ШКРОПРОГРАММНОЕ УСТРОЙСТВО ВВОДА-ВЫВОДА, содержащее блок синхронизации, коммутатор обращений, коммутатор записи, первую и вторую группы блоков приема сообщений, блок счетчиков, дешифратор выбора канала и блок управлени , первый выход которого соединен с синхровходом дешифратора выбора канала, второй выход блока управлени  соединен с первым входом коммутатора обращений , второй вход которого соединен с выходом блока счетчиков, выходы первой группы которого соединены с входами первой группы блока управлени , первый вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом коммутатора записи, вы- ходы первой группы которого соединены с первыми входами блоков приема сообщений первой группы, вторые входы которых соединены с первым выходом коммутатора обращений, второй выход которого соединен с первыьи входами блоков приема сообщений второй группы, вторые входы которых соединены с выходами второй группы коммутатора записи, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами блока управлени , третий выход которого соединен с nepabtM входом блока синхронизации, выходы второй группы блока счетчиков соединены с информационными входами дешифратора выбора канала, второй вход коммутатора записи соединен с вторым входом коммутатора обращений, выходы группы блока управлени  соединены с входами первой грзт1пы блока счетчиков , второй вход блока синхронизации  вл етс  первым входом устройства, третий вход коммутатора ббращений  вл етс  вторым входом устройства, третий вход коммутатора записи  вл етс  третьим входом устройства, отличающеес  тем, что, с целью повьш1ени  быстродействи  устройства , в него введены коммутатор управл ющих сигналов, блок пам ти команд, блок буферной пам ти, коммутатор магистралей, дешифратор записи, первый коммутатор адреса и коммута .торы данных, входы первой группы кой торьк соединены с выходами коммутатора управл ющих сигналов, первый ел вход которого соединен с четвертым выходом блока управлени  и с первым входом дешифратора записи, второй вход которого соединен с вторым вхЬдом блока управлени , входы второй группы которого соединены с входами второй группы блока счетчиков, с входами-выходами первой группы коммутатора магистралей и с выходами блока пам ти команд, входы группы которого соединены с выходами третьей группы блока счетчиков, выходы четвертой группы которого соединены с адресными входами блока буферной па

Description

м ти, первый и второй входы которого соединены г. п тым и шестым выходами блока управлени , седьмой и восьмой .выходы которого соединены с первым и вторым входами коммутатора магистралей , выходы которого соединены двунаправленной св зью с в ходами группы блока буферной пам ти и с входами второй группы коммутаторов данных, входы третьей группы которых соединены двунаправленной св зью с. входами блоков приема сообщений первой группы, вькоды блоков приема сообщений второй группы соединены двунаправленной св зью с входами четвертой группы коммутаторов данных первые входы которых соединены с выходами дешифратора выбора канала, выход блока управлени  соединен с входом блока пам ти команд, выходы второй группы блока счетчиков соединены с входами группы дешифратора записи, выходы которого соединены с входами группы коммутатора записи, выходы п той группы блока счетчиков соединены с входами первой группы первого коммутатора адреса, вход которого соединен с выходом блока счетчиков и вторым входбм коммутатора управл ющих сигналов, выходы первой группы первого коммутатора адреса соединены с входами группы блоков приема сообщений первой групры , выходы второй группы первого комыутатора адреса соединены с входами группы блоков приема сообщений втоуой группы, третий вход коммутатора управл ющих сигналов  вл етс  четвер1 ым входом устройства, входы-выходы коммутаторов данных  вл ютс  входамивыходами первой группы устройства, входы-выходы второй группы коммута1ора магистралей  вл ютс  входамивыходами второй группы устройства, «ходы второй группы первого коммутатора адреса  вл ютс  группой управ л ющих входов устройства.
2. Устройство по П.1, отличающеес  тем, что блок управлени  содержит мультиплексор, второй коммутатор адреса, регистр адреса, узел пам ти микрокоманд, регистр микрокоманд, первый, второй и третий элементы И, первый, второй, третий и четвертый дешифраторы, входы
группы которых соединены с выходами группы регистра микрокоманд, входы группы которого соединены с выходами первой группы узла пам ти микрокоманд выходы второй группы которого соединены с входами первой группы мультиплексора , выходы которого соединены с выходами третьей группы узла пам ти микрокоманд и с входами первой группы второго коммутатора адреса, выходы которого соединены с входами группы регистра адреса, выходы которого соединены с входами узла пам ти микрокоманд, первый выход регистра микрокоманд соединен с входом второго коммутатора адреса,второй выход регистра микрокоманд соединен с первым входом первого элемента И,второй вход которого соединен с первыми входами второго и третьего элементов И, тактовый вход регистра микрокоманд соединен с входом первого дешифратора , тактовый вход регистра адреса соединен с входами второго, третьего и четвертого дешифраторов, третий и четвертый выходы регистра микрокоманд соединены соответственно с вторыми входами второго и третьего элементов И, выход узла пам ти микрокоманд соединен с входом мультиплексора , п тый, шестой, седьмой, восьмой, дев тый, дес тый, одиннадцатый и двенадцатый выходы регистра микрокоманд  вл ютс  соответственно первым, вторым, третьим, четвертым, п тым, шестым, седьмым и восьмым выходами блока управлени , выход первого элемента И  вл етс  дев тым выходом блока управлени , выходы первого, второго, третьего, четвертого дешифраторов, второго и третьего элементов И  вл ютс  выходами группы блока управлени , тактовый вход регистра адреса  вл етс  первым входом блока управлени , второй вход первого элемента И  вл етс  вторым входом блока управлени , тактовый вход регистра микрокоманд  вл етс  третьим входом блока управлени , входы второй группы мультиплексора  вл ютс  входами первой группы блока управлени , входы второй группы второго коммутатора адреса  вл ютс  входами второй группы блока управлени . Изобретение относитс  к вычислительной технике и может быть использовано в системах обработки данных дл  организации обмена информацией между подсистемами разных уровней. Известно многоканальное устройство дл  сопр жени  источников сообщений с цифровой вычислительной маши ной , содержащее блок синхронизации, блоки хранени  сообщений, блоки депифрации , коммутаторы записи и считывани  lj . Недостатком этого устройства  вл етс  низкое быстродействие, обусловленное жестким пор дком определенй  последовательности записи сообщений . Кроме этого, устройству присуща узка  область применени  в св зи с установкой приоритета выбора сообщений в зависимости от их количестна , а не важности дл  процессора высшего уровн  управлени . Наиболее близким к предлагаемому устройству по технической сущности и достигаемому результату  вл етс  многоканальное устройство дл  ввода информации, содержащее генератор импульсов (блок синхронизации), блок дешифрации, блок хранени  сообщений счетчик, коммутатор записи, коммутатор считывани , коммутатор входов, коммутатор выходов, блок дешифрации числа за вок в каналах, элементы И, блок сравнени , причем генератор импульсов соединен с входом блока дешифрации, каждый вход устройства соединен с входом элемента И и кодовым входом коммутатора записи соответствующего канала, выход элемента ИЛИ подключен к управл ющему входу коммутатора .записи канала и суммирующему входу реверсивного счетчика канала, выходы коммутатора записи канала соединены с кодовыми входами блоков хранени  сообщений канала, выходы которых соединены с выходом устройства, а управл ющие входы - с выходами коммутатора считывани  кана ла, выходы реверсивных счетчиков каналов соединены с группой входов блока дешифрации, каждый выход которого соединен с входом коммутатора считьгоани  и вычитающим входом ревер сивного счетчика соответствующего канала, группа информационных входов коммутатора входов соединена с группой входов устройства, группа выходов - с кодовыми входами коммутат/ров записи каналов, группа адресных входов - с первой группой выходов блока сравнени , а второй вход - с первым вькодом коммутатора выходов, группа информационных входов которого подключена к выходам блоков хранени  сообщений каналов, вход - к второй группе выходов блока сравнени  и других дополнительных входов блока дешифрации, а второй выход  вл етс  выходом устройства, группа входов блока сравнени  соединен ; с группой выходов блока дешифрации числа за вок в каналах, группа входов которого подключена к выходам реверсивных счетчиков каналов 2j . Недостатками известного устройства  вл ютс  низкое быстродействие и узка  область использовани . В устройстве используетс  iri параллельно работающих каналов, каждый из которых содержит блоки приема сообщений. Причем в устройстве схемотехнически не предусмотрена возможность одновременной записи и считьшани  информации из блоков приема сообщений одного и того же канала. Поэтому суммарное среднее врем  одного цикла работы i-ro канала (161, т)Т;J может быть вычислено по формуле I к; ; .Mc, где t:,,t: - среднее врем  записи и считьтани  из j-ro блока приема сообщений соответственно; k - число блоков приема сообщений i-ro канала устройства . Из выражени  (1) следует, что среднее врем  одного цикла работы i-ro (ie 1, m) канала в известном устройстве велико именно из-за отсутстви  возможности одновременной записи и считывани  информации из блоков приема сообщений одного и того же канала. Это обусловлено тем, что в устройстве задаетс  жесткий пор док записи сообщений, а затем их считывани  из блоков приема сообщений. Узка  область применени  известного устройства обусловлена тем, что в устройстве структурно предопределен последовательный пор док записи и считьюани  сообщений в каналы и, кроме того,, последовательность опроса каналов дл  считьшани  сообщений установлена в соответствии с заране заданными приоритетами. Поэтому в устройстве невозможно реализовать произвольную дисциплину обмена сообщени ми . Цель изобретени  - повыр-ение быст родействи  устройства. Поставленна  цель достигаетс  тем, что в многоканальное микропрограммное устройство ввода-вывода, содержащее, блок синхронизации, комму татор обращений, коммутатор записи, первую и вторую группы блоков приема сообщений, блок счетчиков, дешифратор выбора канала и блок управлени  первый выход которого соединен с синхровходом дешифратора выбора канала , второй выход блока управлени  соединен с первым входом коммутатора обращений, второй вход которого соед нен с выходом блока счетчиков, выходы первой группы которого соединен с входами первой группы блока управлени , первый вход которого соединен с первым выходом блока синхронизации второй вьгход которого соединен с пер вым входом коммутатора записи,, выход первой группы которого соединены с первыми входами блоков приема сообщений- первой группы, вторые вход которых соединены с первым выходом коммутатора обращении, второй выход которого соединен с первьми входами блоков приема сообщений второй группы , вторые входы которых соединены с выходами второй группы коммутатора записи, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами блока управлени , третий выход которого соединен с первым входом блока синхронизации,- выходы второй группы бл.ока счетчиков соединены с информационными входами дешифратора выбора канала, второй вход коммутатора записи соединен с вторым входом коммутатора обращений, выходы группы блока управлени  соединены с входами первой группы блока счетчиков, второ вход блока синхронизации  вл етс  первым входом устройства, третий вход коммутатора обращений  вл етс  вторым входом устройства, третий вход коммутатора записи  вл етс  третьим входом устройства, введены коммутатор управл ющих сигналов, блока пам ти команд, блок буферной -пам ти, коммутатор магистралей, дешифратор записи, первый коммутатор адреса и коммутаторы данных, входы первой группы которых соединены с выходами коммутатора управл ющих сигналов, первый вход которого соединен с четвертым выходом блока управлени  и с первым входом дешифратора записи, второй вход которого соединен с вторым входом блока управлени , входы второй группы которого соединены с входами второй группы блока счетчиков, с входами-выходами первой группы коммутатора магистралей и с выходами блока пам ти команд, входы группы которого соединены с выходами третьей группы блока счетчиков , выходы четвертой группы которого соединены с адресными входами блока буферной пам ти, первый и второй входы которого соединены с п тым и mecTbiM выходами блока управлени , седьмой и восьмой выходы которого соединены с первым и вторым входами коммутатора магистралей, выходы которого соединены двунаправленной св зью с выходами группы блока буферной пам ти и с входами второй группы коммутаторов данных, входы третьей группы которых соединены двунаправленной св зью с выходами блоков приема сообщений первой группы,вьгходы блоков приема сообщений второй группы соединены двунаправленной св зью с входами четвертой группы коммутаторов данных-, первые входы которых соединены с выходами дешифратора выбора канала, выход блока управлени  соединен с выходом блока пам ти команд, выходы второй группы блока счетчиков соединены с входами группы дешифратора записи, выходы которого соединены с входами группы коммутаторэ записи, выходы п той группы блока счетчиков соединены с входами первой группы первого коммутатора адреса, вход которого соединен с выходом блока счетчиков и вторым входом коммутатора управл ющих сигналов, выходы первой группы первого коммутатора адреса соединены с входами группы блоков приема сообщений первой группы, выходы второй группы первого коммутатора адреса соединены с входами группы блоков приема сообщений второй группы, третий вход коммутатора управл ющих сигналов  вл етс  четвертым входом устройства, входы-выходы коммутаторов данных  вл ютс  входамивыходами первой группы устройства, входы-выходы второй группы коммутатора магистралей  вл ютс  входамивыходами второй группы устройства, входы второй группы первого коммутатора адреса  вл. ютс  группой управл ющих входов устройства. Причем блок управлени  содержит мультиплексор, второй коммутатор адр са, регистр адреса, узел пам ти микрокоманд , регистр микрокоманд, первый , второй и третий элементы И, пер вый, второй, третий и четвертый дешифраторы, входы группы которых соединены с выходами группы регистра микрокоманд, входы группы которого соединены с выходами первой группы узла пам ти микрокоманд, выходы второй группы которого соединены с входами первой группы мультиплексора выходы которого соединены с выходами третьей группы узла пам ти микрокоманд и с входами первой группы второ го коммутатора адреса, выходы которого соединены с входами группы реги стра адреса, выходы которого соединены с входами узла пам ти микрокоманд , первый выход регистра микрокоманд соединен с входом второго коммутатора адреса, второй выход регистра микрокоманд соединен с первым входом первого элемента И, второй вход которого соединен с первьми входами второго и третьего элементов И, тактовый вход регистра микрокоманд соединен с входом первого дешифратора, тактовый вход регистра адреса соединен с входами второго, третьего и четвертого дешифраторов, третий и четвертый выходы регистра микрокоманд соединены соответственно с вторьми входами второго и третьего элементов И, выход узла пам ти микр команд соединен с входом мультиггпексора , п тый, шестой, седьмой, восьмой , дев тый, дес тый, одиннадцатый и двенадцатый выходы регистра микрокоманд  вл ютс  соответственно первым , вторым, третьим, четвертым, п - тым, шестьм, седьмым и восьмым выходами блока управлени , вь1ход первого элемента И  вл етс  дев тым выходом блока управлени , выходы первого, вт рого, третьего и четвертого дешифраторов , второго и третьего элементов И  вл ютс  выходами группы блока управлени , тактовый вход регистра адреса  вл етс  первым входом блока управлени , второй вход первого эле-i. мента И  вл етс  вторым входом блока управлени , тактовый вход регистра микрокоманд  вл етс  третьим входом блока управлени , входы второй группы мультиплексора  вл ютс  входами первой группы блока управлени , входы аторой группы второго коммутатора адреса  вл ютс  входами второй группы блока управлени . Сущность предлагаемого изобретени  состоит в следующем. Повышение быстродействи  достигаетс  за счет уменьшени  суммарного времени одного цикла работы i-ro (i 1, га) канала путем введени  новых элементов и св зей, которые позвол ют осуществл ть запись и считывание информации в (из) блока приема сообщений одного и того же канала. Расширение области применени  уст ройства достигаетс  введением произ- вольного пор дка, устанавливаемого микропрограммно, записи и считывани  сообщений в каналы, а также опроса каналов. Это позвол ет реализовать в устройстве гибкую произвольную дисциплину обмена сообщени ми, что расшир ет область его применени . . Кроме того, предлагаемое устройство допускает организацию обмена сообщени ми между процессорами вычислительной системы, подключенными к внешним шинам сообщений устройства непосредственно или через сеть передачи сообщений. Дополнительно предлагаемое устройство обладает повышенной надежностью , обусловленной тем, что программы его функционировани  могут хранитьс  не только в блоке пам ти команд, но и в блоке буферной пам ти , блоках приема сообщений, а также поступать от внешних источников (процессоров). В случае хранени  программы в блоке буферной пам ти программы (константы и др) из блока буферной пам ти через магистраль данных, коммутатор магистралей поступает на входывыходы первой группы коммутатора магистралей, откуда могут передаватьс , в блок счетчиков и блок управлени  . При поступлении программ от внеш них источников внешний процессор может передать программу через соответствуюп ие входы-выходы коммутаторов данных в блок приема сообщений . Затем информаци  мажет быть считана через соответствующий комму татор данных, магистраль данных и коммутатор магистралей на входы бло ка управлени  и блока счетчиков. Введение блока посто нной пам ти команд позвол ет расширить область применени  устройства за счет повышени  гибкости и автономности управ лени  им, Введение блока буферной пам ти .обеспечивает повышение быстродействи  и расширение области применени  устройства за счет обеспечени  возможности согласовани  быстродействи  процессоров разных уровней управлени  вычислительной системы, между которыми предлагаемое устройство организует обмен. Указанное со гласование достигаетс  путем обеспе чени  возможности промежуточного запоминани  результатов без зан ти  циклов обменивающихс  процессоров. Введение коммутаторов данных, коммутатора адреса, коммутатора управл ющих сигналов, коммутатора магистралей и дешифратора записи, позвол ет повысить быстродействие как самого предлагаемого устройства так и системы, в которой оно исполь зуетс  за счет обеспечени  возмож ности параллельной многоканальной работы процессоров разных уровней, .которые сообщаютс  через предлагаемое устройство. На фиг. 1 представлена функциональна  схема предлагаемого многока нального микропрограммного устройст ва ввода-вывода; на фиг. 2 - функци нальна  схема коммутатора данных; на фиг. 3 - функциональна  схема блока управлени ; на фиг. 4 - функциональна  схема блока синхронизаци на фиг. 5 - функциональна  схема блока счетчиков; на фиг. 6 - функци нальна  схема первого коммутатора адреса; на фиг. 7 - функциональна  схема коммутатора обращени ; на фиг. 8 - функциональна  ,схема комму татора записи; на фиг, 9 - функциональна  схема коммутатора управл ющих сигналов; на фиг, 10 - функциональна  схема коммутатора магистралей . Многоканальное микропрограммное устройство управлени  вводом-выводой содержит (фиг, 1) блок 1 посто нной пам ти команд, блок 2 буферной пам ти , первый 3.1-т-й 3,т блоки приема сообщений первой группы, (т+1)-й 4.1-2т-й, 4.т блоки приема сообщений второй группы, первый 5.1-га-й 5.т коммутаторы данных блок 6 управлени , блок 7 синхронизации, блок 8 счетчиков, коммутатор 9 адреса, коммутатор 10 обращени , коммутатор 11 записи, коммутатор 12 управл ющих сигналов, коммутатор 13 магистралей, дешифратор 14 записи, дешифратор 15 выбора канала, магистраль 16 данных , вход 17 пуска устройства, группа управл ющих входов 18 устройства, входы-выходы 19.1 - 19.m первой группы , вход 20 обращени  и группа адресных входов 21 блока 1, втора  группа 22 входов-выходов коммутатора 13 магистралей , первый вход 23 (обращени ) и второй вход 24 (записи) блока 2, группа (адресных) входов 25 блока 2, выходы 26 группы блока 2 обмена , перва  группа выходов 27 коммутатора 9, первый 28 выход коммутатора 10, первый вход 29, 1(29,т, iti-ro . З.т) блоков приема сообщений первой группы, выходы 30.1-(30.т) блоков приема сообщений первой группы, втора  группа выходов 31 коммутатора 9, второй выход 32 коммутатора 10, второй вход 33.1 (33.т) блоков приема сообщений второй группы, выходы 34.1-34.т блоков приема сообщений второй группы, входы 35,1-35.m второй группы коммутаторов данных, входы 36 первой группы (логических условий) блока 6, выходы 37 блока 6, второй выход 38 (управлени  обменом) блока 6, группа выходов 39 блока 6, п тьй выход 40 (разрешени  внешнего обмена) блока 6, второй выход 41 (конца работы) блока 6, первый 42.1, второй 42.2, третий 42.3 и четвертый 42.4 выходы блока 7, п та  группа адресных выходов 43 блока 8, управл ющий выход 44 блока 8, втора  группа информационных выходов 45 блока 8, третий вход 46 коммутатора 10, третий (управл ющий) вход 47 коммутатора 11, группа (информационных) входов 48 коммутатора 11, выходы 49 коммутатора 12 управл ющих сигналов, первый 50 и второй 51 (управл ющие) входы коммутатора 13, синхровход 52 ешифратора 15, первые (управл ющий)
входы 53.1 (53.m) коммутаторов дан- . ных 5.1 (5,т).
Коммутатор 5,1 (i .1,2,...., m) данных содержит первьпЧ 54, второй 55, третий 56 и -четвертый 57 узлы коммутации , первый 58,. второй 59, третий 60 и четвертьпг 61 узлы магистральных элементов, первый 62.1, второй 62.2, третий 62.3, четвертый 62.4 и п тый 62.5 входы первой группы входов коммутатора 5.1.
Блок ( микропрограммного управлени  (фиг. 3) содержит узел 63 пам ти микрокоманд, регистр 64 адреса микрокоманд, регистр 65 микрокоманд, мультиплексор 66 логических условий, второй коммутатор 67 адреса, первый 68, второй 69, третий 70 и четвертьй 71 дешифраторы, .первый 72, второй 73 и третий 74 элементы И, выход 75 микрооперации конца команды регистра 65, выход 76 микрооперации конца работы устройства, выходы 77 микроопераций шестой выход 78 записи в блок 2 буферной пам ти (фиг. 1),второй выход 79 угтраплени  обращением, первый 80.1-2р-й 80.2. выходы дешифратора 68, псрвьш 81.1, второй 81.2 выходы дешифратора 69, первый 82.1 И второй 82.2 выходы дешифратора 70, выхЬд 83 элемента И 73, выход 84 элемента И 74 первый 85.1 и второй 85.2 выходы дешифратора 71, выход 86 микрооперации разрешени  внешнего обмена
Блок 7 синхронизации (фиг. 4) содержит генератор 87 импульсов, триггер 88 пуска, элемент И 89. Блок 8 счетчиков (фиг. 5) содержит счетчик 90 команд, счетчик 91 адреса буферной пам ти, счетчИк 92 адреса блоков приема сообщений, блок 93 счетчиков циклов , содержащий первый 93. 1- 6 -и 93.6 счетчики циклов, регистр 94 кода номера канала, двухразр дный регистр 95 внутри канального управлени , синхронизирующие 96.1, 97.1, 98.1, 99. Г, 99.3, 99.5,...99.о(. ( об- нечетно), ... ,99.28-1,100 и 101 входы счетчиков 90-93 и регистров 94 и 95 соответственно , счетные входы 96.2, 97.2, 98.2, 99.2. 99.4,...,99.В (В -четно), ...,99.2 счетчиков 90-93 соответственно .
Первый коммутатор 9 адреса содержит первый 102 и второй 103 узлы коммутации. Коммутатор 10 обращени  (фиг. 7) содержит первый 104 и второй 105 узлы коммутации. Коммутатор
11 записи (фиг. 8) содержит первый 106.1-т-й 106.m узлы коммутации первой группы,, первый 107.1 - тп-й 107.тп узлы коммутации второй группы, элемент И 108.
Коммутатор 12 управл ющих сигнало ( фиг. 9) содержит узел 109 коммутации , с одержаший первый 109.1 и второй 109.2 коммутирующие элементы, блок 110 повторителей, содержащий певый 110.1 и второй 110.2 повторители и элемент И-ИЛИ 111, первый 112.1, второй 112.2, третий 112.3, четверты 112.4 и п тый 112.5 выходы группы вькодов 49 блока 12.
Коммутатор 13 магистралей (фиг.10 содержит первый 113 и второй 114 блоки магистральных элементов.
Рассмотрим функциональное назначение элементов и св зей предлагаемого устройства.
Блок 1 предназначен дл  хранени  команд, констант, начальных адресов подпрограмм управлени  обменом сообщени ми и представл ет собой статический блок пам ти и может быть построен на типовых интегральных элементах , например, типа 556РТ5.
Вход 20 блока 1 предназначен дл  подачи сигнала управлени  обращением с выхода 77.2 блока 6 микропрограммного управлени . При отсутствии сигнала на входе 20 блока 1 на его выходах 22 устанавливаетс  состо ние высокого импеданса. На группу входов 21 блока 1 с выхода счетчика 90 команд блока 8 (фиг. 5) поступает код адреса считываемой из блока 1 информации. С выхода 22 блока 1 (фиг. 1) при наличии сигнала на его входе 20 информаци  может передаватьс  через коммутатор 13 магистралей (фиг. 10) на магистраль 16 данных, а через последнюю в блок 2 буферной пам ти или в коммутаторы 5.1-5.т данных (фиг. 1). Кроме того, с выхода 22 блока 1 (фиг. 1) в блок 8 (фиг. 5) может поступать следующа  информаци : в счетчик 90 код номера команд, в счетчик 91 адрес информации в блоке 2 буферной пам ти, в счетчик 92 - адрес информации в заданном блок приема сообщений 3.1 (4.i)(ie 1,m), в счетчики 93.1-93.8 - коды дополнени  числа циклов до переполнени  соответствующих счетчиков, в регистр 94 - код номера канала и в регистр 95 - код .выбора группы блоков 3.1-З.т или группы блоков 4.1-4.m и определ ющий кроме того, конфигурацию коммутации в коммутаторах 5.1-5.т данных. Кроме того, с выхода 22 блока 1 на одноименный вход блока 6 (фиг. 3) поступают коды операций управлени  обменом , реализуемых предлагаемым устрой ством. Блок 2 буферной пам ти представл ет собой запоминающее устройство статического типа, емкость которого существенно превосходит емкость всех других блоков пам ти устройства, он может быть построен на типовых интегральных элементах, например, марки 541РУ1, Блок 2 предназначен дл  промежуточного хранени  сообщений, подлежащих перемещению между процессора ми разных уровней иерархии вычислительной системы, согласование которых вып-олн ет предлагаемое устройство . Применение блока 2 в предлагаемо устройстве позвол ет компенсировать несоответствие скоростей обмена процессоров разных уровней и, тем самым обеспечивает повьпнение коэффициента их использовани . На вход 23 (24) блока 2 с выхода 77.5 (элемента И 72). и блока 6 (фиг. 3) поступает сигнал управлени  обращением (затшсью ). На вход 25 блока 2 с выхода счетчика 91 блока 8 (фиг. 5) поступает код адреса. Блоки 3.1-З.т и 4.1-4.т приема сообщений предназначены дл  временного хранени  сообщений, в обмене .которыми участвует предлагаемое уст ройство. Сообщение блоков 3.1-З.т, 4.1-4.т с блоком 2 и внешними устройствами , например процессорами, осуществл етс  через коммутаторы 5.1-5.т данных (фиг. 2). Блоки 3.1З .т, 4.1-4.т могут быть вьшолнены на типовых интегральных элементах, например, 541РУ1.. О&ращение к блокам 3.1-З.т, 4.1-4.т производитс  по адресу, поступающему с выходов 27 и 31 коммутатора 9 адреса (фиг.1 и 6) соответственно. Тип вьтолн емой операции (чтение, запись) задаетс  .на выходах коммутаторов обращени  10 (фиг. 7) и записи 11 (фиг. 8). На выход 28 (32) .блока 3.1 (4.1) (1е 1, ш) поступает сигнал обраще ни  с одноименного выхода коммутатора 10 (фиг. 7). На вход 29.1 (33.1) блока 3.1 (4.1) поступает сигнал записи с одноименного выхода коммутатора 11 (фиг. 8). При наличии сигнала обращени  и отсутствии сигнала записи происходит чтение информации, а при наличии сигналов обращени  и записи происходит запись информации. Коммутаторы 5.1-5.т данных (фиг.2) предназначены дл  образовани  трактов двусторонней передачи информации между блоками 3.1-З.т, 4.1-4.т хранени  сообщений с одной стороны и внешними (через тины 19.1-19.т) и внутренними (через шины 35.1-35.т) источниками и приемниками сообщений. Алгоритм функционировани  коммутатора 5.1 (i 1, m) описываетс  в табл. 1, в которой задан полный набор кодов дл  всех возможных конфигураций коммутаций (символом обозначено безразличное состо ние сигнала). Блок 6 микропрограммного управлени  (фиг. 3) предназначен дл  управлени  работой блоков и узлов предлагаемого устройства. В узле 63 хран тс  микропрограммы работы устройства. Считывание информации из блока 63 осуществл етс  по адресу , заданному в регистре 64. Операционна  часть микрокоманды по импульсу с входа 42.4 блока 6 заноситс  в регистр 65. немодифицируемые разр ды адресной части микрокоманды поступают на второй информационный вход коммутатора 67, модифицируемый разр д адреса подаетс  на информационный вход мультиплексора 66 логических условий, которьй формирует истинное значение модифицируемого разр да адреса, поступающего также на вход коммутатора 67. Код провер емых логических условий с выхода блока 63 поступает на адресный вход мультиплексора 66. На первую группу информационных входов коммутатора 67 подаетс  код операции с выхода 22 (фиг. 1) блека 1 пам ти команд. Мультиплексор 66 реализует логическуго функцию + X -Вн е-1 Убб где Х. - код, определ ющий прохождение на выход у значени  модифицируемого разр да а без изменений; Xjj.. X - коды, предопредел ющие npo хождение на вьйсод мультиплексора 66 соответствующе сигнала Zj,..., Zj. логиче кого УСЛОВИЯ (переполнени  с выходов 36 счетчиков 93. 93.В блока 8 (см. фиг. 5) Коммутатор 67 управл ет поступле нием адресной информации в регистр 64 (фиг. 3) При наличии сигнала на выходе 75 регистра 65 адрес микр команды определ етс  кодом реализуе мой операции, поступающим с входа 22блока 6 (выхода 22 блока 1). При вьшолнении микрокоманд микропрограм мы операции сигнала на выходе 75 равен нулю и адрес очередной микрокоманды определ етс  по адресу, счи тываемому из блока 63. Регистр 65 предназначен дл  хранени  операционных частей i-шкрокоманд . С выхода 76 на вход 41 блока синхронизации (фиг. 4) поступает сигнал окончани  работы. С выхода 77.1на вход 52 дешифратора 15 выбора канала (фиг. 1) поступает сигнал синхронизации дл  разрешени  вьщачи информации из блока 5.1 на магистраль 16 данных. С выхода 77.2 поступает сигнал разрешени  обращени  на вход 20 блока 1 (фиг. 1). С выходов 77.3 и 77.4 вьщаютс  управл ющие сигналы на входы 50 и 51 ком мутатора 13 магистралей (фиг. 10). С выхода 77.5 вьщаетс  сигнал микро операции разрешени  обращени  на вх 23блока 2 (фиг. 1), ас выхода 78 через элемент И 72 на вход 24 блока 2 вьщаетс  сигнал микрооперации записи . С выхода 79 регистра 65 на вход 38 коммутатора 10 обращени  (фиг. 7) поступает сигнал разрешени  о.бращени . По выходам 80.1 и 80.2дешифратора 68 в счетчиках 93.1-93.2 (фиг. 5) осуществл етс  запись или увеличение их значени  через соответствующие входы 99.1 и 99.2 (фиг. 5). С выхода 81.1 (81.2) на вход 98.1 (98.2) поступает сигнал синхро низации записи (увеличени  значени  счетчика 32. С выхода 82.1 (82.2) на вход 97,1 (97.2) счетчика 91 поступает сигнал синхронизации записи (увеличени  значени ). С выход 83 (84) элемента И 73 (74) на вход 100 (101) регистра 94 (95) поступае сигнал разрешени  записи. С выхода 85.1 (85.2) на вход 96.1 (96.2) счетчика 90 поступает сигнал разрешени  записи (увеличени  значени ). С выхода 86 регистра 65 (фиг. 3) на первый вход коммутатора 12 управл ющих сигналов (фиг. 9), а также на вход V 1 дешифратора 14 записи подаетс  сигнгш разрешени  внешнего доступа, который определ ет режим записи в блок 3.1 (4.1) . На входы 42.1, 42.3 и 42.4 блока 6 (фиг. 3) поступают первый, третий и четвертый синхроимпульсы с выхода блока 7 синхронизации (фиг. 1 и 4). Блок 7 синхронизации (фиг. 4) предназначен дл  синхронизации работы всех узлов и блоков устройства. I Триггер 88 служит дл  управлени  работой блока 7 синхронизации. В исходном состо нии триггер 88 на ходитс  в нулевом состо нии. Нулевой сигнал на его единичном выходе поступает на вход управлени  генератора 87. Генератор 87 формирует на своих выходах 42.1-42.4 четыре последовательности сдвинутых друг относительно друга импульсов только при наличии единичного сигнала на его упрарл ющем входе. Элемент И 89 служит дл  формировани  сигнала на R-вход триггера 88 после поступлени  управл ющего сигнала Конец работы с выхода 41 блока 6 микропрограммного управлени . После поступлени  сигнала Пуск на вход 17 устройства последний подаетс  на S-вход триггера 88 и устанавливает его в единичное состо ние. Единичным сигналом на своем выходе триггер 88 запускает генератор 87, который начинает формирование последовательностей управл ющих сигналов. Формирование синхросигналов продолжаетс  до тех пор, пока на первый вход элемента И 89 не поступает управл ющий сигнал Конец работы. После этого при поступлении на второй вход элемента И 89 очередного тактового импульса с выхода 42.4 генератора 87 формируетс  управл ющий сигнал на R-вход триггера 88, который возвращаетс  в исходное состо ние и снимает управл ющий сигнал с входа генератора 87, В результате этого генератор 87 прекращает вьвдачу сикхропоследовательностей. Коммутатор 9 адреса (фиг. 6) предназначен дл  коммутации адреса 15 блоков 3.1-3.m, 4.1-4.га приема сооб щений, который может поступать извн на вход 18 или на вход 43 с одноиме ного выхода счетчика 92 блока 8 (фиг. 5). Выбор группы блоков 3.1З .т или 4.1-4.т дл  вьщачи соответствующих адресов на их адресные входы осуществл етс  управл юпц м сигналом, который поступает с выход первого разр да регистра 95 (фиг.5) на управл ющий вход 44 коммутатора. 9 (фиг. 6). Коммутатор 10 обращени  (фиг.7) предназначен дл  коммутации сигнала обращени , поступающего с выхода 38 блока 6 (фиг. 3) или с разр да обращени  группы входов 18 устройства . Выбор групп блоков 3.1-З.т или 4.1-4.m дл  вьщачи соответствующих обращений на их первые управл ющие входы осуществл етс  аналогично опи санном дл  блока 9. Коммутатор 11 записи (фиг. 8) предназначен дл  формировани  сигна ла записи в блоки 3.1-З.т, 4.1-4.т. Выбор блоков 3.J (4.j)(j 1, m) осуществл етс  по коду с выхода 45 блока 8 дешифрированному дешифратором 14 записи и выдающим сигнал при наличии сигналов на его входах V 1 и V 2 в j-й разр д выхода 48 дешифратора 14 записи, идентификаци  одного из блоков 3.J или 4.J производитс  сигналом с первого раз р да выхода 44 регистра 95 блока 8 (фиг. 5). Элемент И 108 предназначен дл  формировани  управл ющего сигнала записи, поступающего с группы входов 18 по входу 47, стробируемого синхроимпульсом с выхода 42.2 блока 7 синхронизации (фиг.4). Коммутатор 12 управл ющих сигналов (фиг. 9) предназначен дл  управ лени  работой коммутаторов данных 5.1 (i 1, m). На вход 40 (47) коммутатора 12 поступает-сигнал раз рещени  внешнего доступа, разрешающего запись, с выхода блока 6 (разрешени  записи извне). Функционирование коммутатора 12 управл ющих сигналов (фиг. 9) описываетс  в табл. 2 ( обозначено безразличное состо ние). Дес ть состо ний коммутатора 12 управл ющих сигналов приведенные в табл. 2 обеспечивают (совместно с сигналами на выходах 53.1 дешифра016 тора 15 выбора канала) полный объем функционировани  ком 1утатора 5.1 данных в соответствии с табл. 1. Коммутатор 13 магистралей (фиг.10) предназначен дл  коммутации передачи информации между магистралью 16 (фиг. 1) и входами-выходами 22. При наличии сигнала на входе 50 осуществл етс  передача информации с входов-выходов 22 в магистраль 16, при отсутствии сигнала на входах 50 и 51 перва  и втора  группы входов-выходов коммутатора 13 магистралей наход тс  в высокоимпедансном состо нии. При наличии сигнала на входе 51 коммутатора 13 магистралей осуществл ете передача информации из магистрали 16 данных на вход-выход 22 коммутатора 13. Рассмотрим функционировани  предлагаемого устройства. Устройство осуществл ет обмен сообщени ми между процессорами разных уровней вычислительной системы, а также накопление и хранение сообщений в блоке 2 пам ти и в блоках 3.1-З.т и 4.1-4.т. Использование блоков 3.1 и 4.1 в каждом канале устройства позвол ет совместить процессы ввода, вывода и обработки информации в многоуровневой вычислительной системе, где может быть применено устройство. Дл  этого один из блоков обмена сообщени ми 3.1 (4.1) может осуществл ть обмен сообщени ми, например ввод их через щину 19.1 с внешнего процессора. В то же врем  устройство может осуществл ть обмен информацией , например вывод или ввод сообщений, введенных рассматриваемым внешним процессором в блок 4.1 (3.1), на предыдущем этапе работы через коммутатор 5.1 данных, щину 35.1, магистраль 16 и щину 26 в блок 2 буферной пам ти. Причем, поскольку обмен с внешним процессором осуществл етс  в процессе обработки им информации, а обмен с блоком 2 в процессе сканировани , то врем  обмена с процессором намного превосходит врем  обмена с блоком 2 дл  одного и того же канала. Если дл  числа внешних процессоров (абонентов ) m и времен обмена одного канала с соответствукицим процессором ОЬм блоком 2 t справедливо соотношение ТО предлагаемое устройство обес.пе .чнвает работу m процессоров без потерь времени на ввод-вывод сообщений . Направлени  обмена информацией прокладываютс  коммутаторами 5.15 ,га в соответствии с табл. 1 и 2. Состо ни м, указанным в табл. 1, соответствуют режимы работы устройства по управлению обменом сообщени ми . Кроме того, устройство может управл ть обменом сообщени ми между процессорами, подключенными к шинам 19.1-19.m непосредственно либо через сеть передачи сообщений . При этом процессор i посыпает сообщени  через коммутатор 5.1, шину 35.1, магистраль 16 и имну 26 в блок 2 буферной пам ти, откуда может осуще ствл тьс  пересыпка сообщени  в блок 3.J (4.J) процессора - получател  сообщени , который, обратившис к данному блоку, может прин ть сооб щение. Это позвол ет использовать предлагаемое устройство в вычислительной сети в качестве коммутацион ного устройства. Важной особенностью предлагаемог устройства  вл етс  то, что програм ма его работы может считыватьс  не только из блока 1 пам ти команд, но также из блока 2 буферной пам ти ил поступать от внешних процессоров. первом случае программа считываетс  с выходов 22 блока 1 (фиг. 1). Во втором случае программа с выходов блока 2 через шину 26, магистраль 1 группу магистральных элементов 114 (фиг. 10) блока 13 поступает на выходы 22 коммутатора 13. В третьем случае, вне-шний процессор может передать программу через шину 19.1 в блок 3.1 (4.1) через коммутатор 3.1, откуда она считываетс  под упр лением блока 6 по цепи: блок 3.1 (4.1), шина 30.1 (34.1), коммутатор 5.1, шина 35.1, магистраль 16, элементы 114 (фиг. 10) коммутатора 13, выходы 22 коммутатора 13 (фиг. 1). Использование второго и третьего ис точников программы работы устройства позвол ет вьшолн ть модификацию программ в случае необходимости изменени  режимов обмена сообщени  ил замены ошибочных (дефектных) участ- ков программ в блоке 1 пам ти коман 00. 18 Пример. Рассмотрим функшюнирование устройства при обмене сообщени ми между процессорами, подключенными к шинам 19.1 - 19,т и блоком 2 через блоки 3.1-3.га (4.14 .т), в которых информаци  накапливаетс  в процессе работы процессоров, подключенных через шины 19.1-19.т. В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии. Предположим, что устройству необходимо обеспечить обмен сообщени ми между процессорами вычислительной системы, подключенными к шинам 19.1-19.т (фиг. 1), и блоком 2 буферной пам ти. Дл  обеспечени  начального функционировани  этих процессоров осуществл етс  начальный ввод сообщений (данных) в блоки 3.1З .т (4.1-4.т) приема сообщений с . выхода блока 2 через шину 26, магистраль 16, иины 35.1-35.m , коммута-. торы 5.1-5.т и шины 30.1-ЗО.т (34.134 .т). Выполнение указанного обмена происходит под управлением управл ющих и коммутационных блоков устройства. При поступлении сигнала пуска на вход 17 устройства (фиг. 1) триггер 88 (фиг. 4) устанавливаетс  в единичное состо ние и включает генератор 87, который начинает формировать тактовую сетку импульсов, синхронизирующих работу устройства. В счетчике 90 команд (фиг. 5) задан адрес первой (нулевой) комавды программы управлени  обменом, хран щийс  в блоке 1 пам ти команд (фиг. 1). В исходном состо нии на выходе 77.2 присутствует единичньй потенциал, которьй через выходы 37 блока 6 (Фиг.З) поступает на вход 20 упраапени  обращением блока 1 и разрешает тем самым считывание из блока 1 комаьады по адресу, поступающему на входы 21блока 1 (фиг. 1). С выхода 22 блока 1 считываетс  перва  команда программы работы устройства, код операции которой поступает на входы 22блока 6 (фиг. 3) и записываетс  через коммутатор 67 по тактовому импульсу с входа 42.1 в регистр 64, содержимое которого задает адрес первой микрокоманды выполнени  операции обмена в узле 63 пам ти микропрограммы . В зависимости от типа выполн емой операции обмена (режима обмена) в последующих микрокомандах может задаватьс  считывание из блок 1 и, запись соответствующих констант в счетчики и регистры блока 8 (фиг При этом адрес считываемой информации задаетс  счетчиком 90 блока 8 (фиг. 5), считывание разрешаетс  сигналом микрооперации с выхода 77 блока 6 (фиг. 3), поступающей на вход 20 блока 1 (фиг. 1). Адресат определ етс  сигналом микрооперации с выходов 80.1, 80.3,...B0.2t-1, 81.1,82.1, 83,84 или 85.1 блока 6 (фиг. 3), поступаюпщм на один из соответствующих входов 99.1, 99.3, ...,99.2е-1. 96.1, 97.1, 100, 101 и 96.1. Выполнение указанных действий позвол ет записать адрес команды в счетчик 90 (фиг. 5); адрес сообщени  (данных) в блоке 2 счетчика 91; адрес сообщени  в одном из блоков ,3.1-3.т (.4.1-4.т); код дополнени  в счетчик 1д;икпов 93.j (j 6 1,К ); код номера канала в регистр 94; код выбора блока 3.1 или 4.1 в канале в регистр 95. Приращение значений счетчиков 90-93 блока 8 (фиг. 5) осуществл ет с  по сигналам микроопераций, посту пающим с выходов 85.2, 82.2, 81.2, 80.2,80.4,..., 80.26 блока 6 (фиг. 3) на соответствующие входы 96.2, 97.2, 98.2, 99.2, 99.4,..., 99.2 6 блока 8 (фиг. 5). Рассмотрим пор док записи информации с шины 19.1 в блок 3.1 приема сообщений и одновременного считывани  из блока 4.1 в блок 2 буферной пам ти. В этом случае адрес записи (считьюани ) сообщений в (из) блок 3.1 (блока 4.1) может задаватьс  с входа 18 устройства (фиг. 1) (сче чиком 92 блока 8). Задание адреса с входа 18 устройства осуществл ет процессор высшего уровн  по отношению к процессору, подключенному к шине 19.1. Состо ние входных и выходных сигналов, а также направлени  передачи сообщений блоков 12 и 15.1 описываетс  в табл. 1 и 2 (состо ни  i oi 3 и В 3) . На вход 45 дешифратора 15 (фиг. 1) с выхода регистра 94 (фиг. 5) поступает код номера 1-го канала, который по мик рооперации с выхода 77.1 (фиг. 3) блока 6, поступающей на вход 52 блока 15, вьщает сигнал на вькоде ;53.1. Кроме того, код 1-го канала с выхода 45 блока 8 (фиг. 5) поступает на дешифратор 14 (фиг. 1),который по микрооперации с выхода 40 блока 6 (фиг. 3) выдает сигнал с 1-го выхода 48 на одноименньй вход блока 11 (фиг. 8) только в режиме записи данных из блока 2 в бЛок 4.1. По этому сигналу срабатывает соответствующий коммутатор 106.1 и выдает сигнал разрешени  записи на вход 29.1 блока 3.1. В нашем же случае при чтении из блока 4.1 сигнал на выходе 40 блока 6 не вырабатываетс , а вырабатываетс  только сигнал обращени  на выходе 38 блока 6. I. . Адреса записи в блок 3.1 и чтени  из блока 4.1 формируютс  следующим образом. Адрес записи сообщени  поступает с входа 18 устройства через коммутатор 9 адреса на его выход 27, а с выхода 43 блока 8 на вькод 31 блока 9 (фиг. 6), в котором при единичном значении первого разр да выхода 44 регистра 95 коммутатор 102 передает адрес записи с входа 18 устройства через выход 27 коммута|тора 9 на одноименный вход блока 3.1, а адрес чтени  сообщени , поступающий в коммутатор 9 (фиг. 6) с выхода 43 блока 8, передаетс  на выход 31 коммутатора 9 с помощью коммутатора 103 (фиг. 6), так как сигнал на его входе 44 равен единице. На вход 32 блока 4.1 с одноименного выхода коммутатора 10 (фиг. 7) поступает сигнал разрешени  обращени . Этот сигнал формируетс  коммутатором 105 блока 10, который передает на выход 32 сигнал с входа 38 и одноименного выхода блока 6 (фиг. 1). Адрес, по которому записываетс  в блок 2 сообщение из блока 4.1, формируетс  на входе 25 блока 2 счетчиком 91 блока 8 (фиг. 5).Сообщение из блока 4.1 передаетс  в блок 2 через шину 34.1, блок 5.1, шину 35.1, магистраль 16 и шину 26, при этом сигналы обращени  и записи на входы 23 и 24 блока 2 поступают с выходов 77.5 регистра 65 и элемента И 72 (фиг. 3). Дл  записи информации, поступающей в блоки 3.1 (1 1,2,..., га) с шин 19.1 на вход 46коммутатора 10 поступает сигнал с группы входов 18, по которому на выходе 28 коммутатора 10 вырабатываетс  сигнал обращени , а на вход 47коммутатора 11 записи поступает I сигнал разрешени  записи, по котор му в момент поступлени  сигнала на СИ1ГХРОВХОД коммутатора 11 с выхода 42.2 блока 7 на вькодах 29.1 (i 1,2,..., m) вьграбатываетс  си нал записи в блоки 3.1. По окончании выполнени  програм мы формируетс  микроопераци  окончани  работы на выходе 76 (41) бло ка 6 (фиг. 3), по которой триггер 88 (фиг. 4) блока 7 устанавливаетс  в нуль и отключает генератор 87. Технико-экономическа  эффективность данного устройства заключаетс в следующем. Предлагаемое устройство превосхо дит известное по быстродействию, чт можно оценить величиной ДТ, равной разности суммарного среднего времени одного цикла работы i-ro канала (iel, m) известного Т. и изобрете ни  по формуле лт т,,. Причем величина Т оцениваетс  выражением : ,Г п,ах tj, t-, Подставив выражени  (1) и (3) в (2), получим | 4 K- 4Sri l Относительный выигрыш в производительности на одно повторение цикл ввода-вывода 8 Т при использовании изобретени  составл ет величину, оц ниваемую по формуле Z.lj + ijc-max(ij, -lOOVo -,t t)H Положив tj tjc 0,510 c, k 2 получим ST 50%. Таким образом, пре. лагаемое устройство превосходит известное и базовы объект по быстродействию в среднем на 50%. Предлагаемое устройство превосходит базовый объект по области применени , так как обеспечивает произвольньй пор док записи и считывани  сообщений в каналы, а также опроса каналов; допускает реализацию гибкой , измен емой программно-микропрограммными средствами дисциплины обмена сообщени ми и позвол ет, благодар  использованию блока буферной пам ти, осуществить согласование по быстродействию работы процессоров вычислительной системы, которые производ т обмен сообщени ми с помощью предлагаемого устройства, этим достигаетс  снижение времени просто  процессоров системы и повышению коэффициента их использовани . Предлагаемое устройство может организовать обмен сообщени ми между процессорами, подкпюченньми к его внешним шинам 19.1-19.m непосредственно либо через сеть передачи сообщений , при этом такт обмена прокладьшаетс  из соответствующего блока хранени  сообщений - источником через коммутационные и транслирующие узлы устройства в блок буферной пам ти, из которого сообщенке пересылаетс  аналогичным образом в блок хранени  сообщений - приемника. Это позвол ет использовать предлагаемое у стройство в вычислительной сети в качестве коммуникационного устройства (процессора) обмена. Предлагаемое устройство обладает также большей надежностью по сравнению с базовым объектом, так как опускает возможность распределени  ли концентрации программ функциониовани  по трем источникам: блок пам ти команд, блок буферной пам ти или внешние процессоры. Ввиду этого в устройстве возможна модификаци  или замена программ в случа х изменени  режимов обмена сообщени ми, а также по влени  дефектных участков (команд) в блоке пам ти команд.
jT а, б л и ц а 1
Фиг./
.
Фиг.з
Ф«г.
27
.6
1
JZ
7 2Z
-tt
«
/a7.f f
т.
L..
35./
25/
0i/e.7 ftS
«V о
/
Г(/7 1 /
/(75. m r
j5./rt
5/n
/e. J

Claims (2)

1 . МНОГОКАНАЛЬНОЕ ЖКР0ПР0ГРАММНОЕ УСТРОЙСТВО ВВОДА-ВЫВОДА, содержащее блок синхронизации, коммутатор обращений, коммутатор записи, первую и вторую группы блоков приема сообщений, блок счетчиков, дешифратор выбора канала и блок управления, первый выход которого соединен с синхровходом дешифратора выбора канала, второй выход блока управления соединен с первым входом коммутатора обращений, второй вход которого соединен с выходом блока счетчиков, выходы первой группы которого соединены с входами первой группы блока управления, первый вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом коммутатора записи, выходы первой группы которого соединены с первыми входами блоков приема сообщений первой группы, вторые входы которых соединены с первым выходом коммутатора обращений, второй выход которого соединен с первыми входами блоков приема сообщений второй группы, вторые входы которых соединены с выходами второй группы коммутатора записи, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами блока управления, третий выход которого соединен с первым входом блока синхронизации, выходы второй группы блока счетчиков соединены с информационными входами дешифратора выбора канала, второй вход коммутатора записи соединен с вторым входом коммутатора обращений, выходы группы блока управления соединены с входами первой группы блока счетчиков, второй вход блока синхронизации является первьм входом устройства, третий вход коммутатора ббращений является вторым входом устройства, третий вход коммутатора записи является третьим входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены коммутатор управляющих сигналов, блок памяти д команд, блок буферной памяти, коммутатор магистралей, дешифратор записи,: первый коммутатор адреса и коммутаторы данных, входы первой группы которых соединены с выходами коммутатора управляющих сигналов, первый вход которого соединен с четвертым выходом блока управления и с первым входом дешифратора записи, второй вход которого соединен с вторым входом блока управления, входы второй группы которого соединены с входами второй группы блока счетчиков, с входами-выходами первой группы коммутатора магистралей и с выходами блока памяти команд, входы группы которого соединены с выходами третьей группы блока счетчиков, выходы четвертой группы которого соединены с адресными входами блока буферной па- мяти, первый и второй входы которого соединены с пятым и шестым выходами блока управления, седьмой и восьмой .выходы которого соединены с первым и вторым входами коммутатора магистралей, выходы которого соединены двунаправленной связью с выходами группы блока буферной памяти и с входами второй группы коммутаторов данных, входы третьей группы которых соединены двунаправленной связью с- выходами блоков приема сообщений первой группы, выходы блоков приема сообщений второй группы соединены двунаправленной связью с входами четвертой группы коммутаторов данных,, первые входы которых соединены с выходами дешифратора выбора канала, выход блока управления соединен с входом блока памяти команд, выходы второй группы блока счетчиков соеди- . йены с входами группы дешифратора записи, выходы которого соединены с входами группы коммутатора записи, выходы пятой группы блока счетчиков соединены с входами первой группы первого коммутатора адреса, вход которого соединен с выходом блока счетчиков и вторым входом коммутатора управляющих сигналов, выходы первой группы первого коммутатора адреса соединены с входами группы блоков приема сообщений первой труп-, лы, выходы второй группы первого коммутатора адреса соединены с входами группы блоков приема сообщений второй группы, третий вход коммутатора управляющих сигналов является четвертым входом устройства, входы-выходы коммутаторов данных являются входамивыходами первой группы устройства, входы-выходы второй группы коммутатора магистралей являются входамиаыходами второй группы устройства, входы второй группы первого коммутатора адреса являются группой управ ляющих входов устройства.
2. Устройство по п.1, о т л и ^ающеес я тем, что блок управления содержит мультиплексор, второй коммутатор адреса, регистр адреса, узел памяти микрокоманд, регистр микрокоманд, первый, второй и третий элементы И, первый, второй, третий и четвертый дешифраторы, входы группы которых соединены с выходами группы регистра микрокоманд, входы ” группы которого соединены с выходами первой группы узла памяти микрокоманд, выходы второй группы которого соединены с входами первой группы мультиплексора, выходы которого соединены с выходами третьей группы узла памяти микрокоманд и с входами первой группы второго коммутатора адреса, выходы которого соединены с входами группы регистра адреса, выходы которого соединены с входами узла памяти микрокоманд, первый выход регистра микрокоманд соединен с входом второго коммутатора адреса,второй выход регистра микрокоманд соединен с первым входом первого элемента И,второй вход которого соединен с первыми входами второго и третьего элементов И, тактовый вход регистра микрокоманд соединен с входом первого дешифратора, тактовый вход регистра адреса соединен с входами второго^ третьего и четвертого дешифраторов, третий и четвертый выходы регистра микрокоманд соединены соответственно с вторыми входами второго и третьего элементов И, выход узла памяти микрокоманд соединен с входом мультиплексора, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый выходы регистра микрокоманд являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым вых одами блока управления, выход первого элемента И является девятым выходом блока управления, выходы первого, второго, третьего, четвертого дешифраторов, второго и третьего элементов И являются выходами группы блока управления, тактовый вход регистра адреса является первым входом блока управления, второй вход первого элемента И является вторым входом блока управления, тактовый вход регистра микрокоманд является третьим входом блока управления, входы второй группы мультиплексора являются входами первой группы блока управления, входы второй группы второго коммутатора адреса являются входами второй группы блока управления.
ι 1104500
SU833581531A 1983-04-20 1983-04-20 Многоканальное микропрограммное устройство ввода-вывода SU1104500A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833581531A SU1104500A1 (ru) 1983-04-20 1983-04-20 Многоканальное микропрограммное устройство ввода-вывода

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833581531A SU1104500A1 (ru) 1983-04-20 1983-04-20 Многоканальное микропрограммное устройство ввода-вывода

Publications (1)

Publication Number Publication Date
SU1104500A1 true SU1104500A1 (ru) 1984-07-23

Family

ID=21059901

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833581531A SU1104500A1 (ru) 1983-04-20 1983-04-20 Многоканальное микропрограммное устройство ввода-вывода

Country Status (1)

Country Link
SU (1) SU1104500A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР 615472, кл. G 06 F 3/04, 1976. 2. Авторское свидетельство СССР № 941979, кл. G 06 F 3/04, 1980 (прототип) . *

Similar Documents

Publication Publication Date Title
US5995629A (en) Encoding device
SE437455B (sv) Omkopplingsanordning for ett kommunikationssystem
US3760103A (en) Bidirectional storage crosspoint matrices for mirror image time division switching systems
SU1104500A1 (ru) Многоканальное микропрограммное устройство ввода-вывода
US3311705A (en) Line concentrator and its associated circuits in a time multiplex transmission system
US3997874A (en) Time divided switching and concentration apparatus
US4060698A (en) Digital switching center
SU1506584A1 (ru) Устройство дл асинхронной коммутации цифровых сигналов
SU842773A1 (ru) Устройство дл обмена информацией
SU1755289A1 (ru) Устройство дл сопр жени абонентов с ЦВМ
SU1001070A1 (ru) Система дл обмена данными между информационными процессорами
SU1325546A1 (ru) Адаптивное устройство дл приема информации с удаленных рассредоточенных объектов
SU962907A1 (ru) Устройство св зи дл вычислительной системы
US4218588A (en) Digital signal switching system
SU1136143A1 (ru) Устройство дл обмена данными в многопроцессорной вычислительной системе
SU1115044A1 (ru) Устройство дл сопр жени
SU1515378A1 (ru) Адресно-коммутационное устройство
SU1297069A1 (ru) Устройство дл сопр жени внешних устройств с общей пам тью
SU1557566A1 (ru) Устройство дл обмена данными между источником и приемником информации
SU1133680A1 (ru) Адресно-коммутационное устройство
SU1437870A2 (ru) Многоканальное устройство дл сопр жени источников информации с вычислительной машиной
SU1072035A1 (ru) Устройство дл обмена информацией
RU2178584C1 (ru) Модуль коммуникационной сети, предназначенный для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями
SU1381523A2 (ru) Многоканальное устройство дл сопр жени источников информации с вычислительной машиной
SU942560A1 (ru) Преобразователь временных интервалов в код