RU1839259C - Многоканальное устройство дл сопр жени ЭВМ с последовательными лини ми св зи - Google Patents

Abstract

Устройство относитс  к вычислительной технике и используетс  дл  подключени  р да последовательных линий св зи к ЭВМ. Цель изобретени  - упрощение устройства и расширение области его применени  Согласно изобретению устройство содержит селектор адреса, генератор импульсов, де-. литель частоты, асинхронный приемопередатчик, приемный и передающий оптроны, два триггера, блок перемычек, регистр адреса, дешифратор, два блока шинных формирователей и восемь усилителей . 1 ид

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  подключени  р да последовательных линий к ЭВМ.

Известно устройство дл  сопр жени  ЭВМ с абонентом 1, содержащее два блока канальных приемников, блок канальных приемопередатчиков, блок шифрации управл ющих сигналов, блок преобразовани  параллельного кода в последовательный и обратно, буферный регистр, генератор синхроимпульсов , коммутатор режима, регистр режима, регистр адреса вектора прерывани , мультиплексор данных и блок прерывани . Однако область использовани  этого устройства ограничена.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени  абонентов в многоканальном комплексе 2, содержащее генератор тактовых импульсов, четыре счетчика, три элемента НЕ, шесть триггеров, мультиплексор два в один, мультиплексор шестнадцать в один, схему сравнени , элемент ИЛИ, два элемента И-НЕ, три элемента И, переклю- чатель, галетный переключатель, переключатель Номер абонента, схему сравнени  кодов, универсальный асинхронный передатчик , передающий оптрон, приемный оп- трон и нагрузочные резисторы, Схема известного устройства достаточно сложна , а область использовани  ограничена.

Целью изобретени   вл етс  упрощение устройства при одновременном расширении области применени .

Цель достигаетс  тем, что многоканальное устройство дл  сопр жени  ЭВМ с последовательными лини ми св зи, содержащее селектор адреса, генератор

импульсов, делитель частоты, а в каждом

канале универсальный асинхронный приемопередатчик , приемный оптрон, передающий оптрон, два триггера, причем выход передающего оптрона и вход приемного оп- трона  вл ютс  линейными выходом и вхо- дом соответствующего канала устройства, выход генератора импульсов соединен с тактовым входом делител  частоты, содержит блок перемычек, регистр адреса, дешифратор , два блока шинных формирователей и восемь усилителей, причем первый вход-выход первого по п тый усилителей и выходы шестого и седьмого усилителей соединены соответственно с первым и вторым входами данных, сброса, строба адреса, строба данных, чтени  и первым и вторым выходами запросов прерываний устройства, второй вход-выход первого блока шинных формирователей соединен с входом данных селектора адреса, парал 0 5

0 5 0

5

0

5 0 5

лельными входами данных универсальных асинхронных приемопередатчиков всех каналов и выходом второго блока шинных формирователей, синхровход селектора адреса соединен с выходом первого усилител , выход второго усилител  соединен с входами сброса регистра -адреса и универсальных асинхронных приемопередатчиков , всех каналов, в каждом канале последовательный выход данных универсального асинхронного приемопередатчика через восьмой усилитель соединен с входом передающего оптрона, последовательный вход данных - с выходом приемного оптрона , а выходы приема и выдачи - с синхров- ходами первого и второго триггеров, установочные входы которых соединены с первым и вторым выходами дешифратора, третий выход которого соединен с управл ющим входом первого блока шинных формирователей , выход селектора адреса соединен с входом данных регистра адреса, синхровход которого и первый вход дешифратора соединены с выходом третьего усилител , выход регистра адреса соединен с вторым входом дешифратора, третий и четвертый входы которого соединены с выходами четвертого и п того усилителей, второй выход дешифратора соединен с управл ющим входом второго блока шинных формирователей и входами чтени  универсальных асинхронных приемопередатчиков всех каналов , входы записи которых соединены с первым выходом дешифратора, а параллельные выходы данных.- с входом данных второго блока шинных формирователей, инверсные выходы первого и второго триггеров соединены с входами шестого и седьмого усилителей, выходы делители частоты соединены с входами блока перемычек , выходы которого соединены с синхровходами универсальных асинхронных приемопередатчиков соответствующих каналов.

Схема предлагаемого устройства приведена на чертеже.

Устройство содержит универсальный асинхронный приемопередатчик 1, первый блок 2шинных формирователей, с первого по п тый усилители 3-7, селектор 8 адреса, регистр 9 адреса, дешифратор 10, второй блок 11 шинных формирователей, генератор 12 импульсов, восьмой усилитель 13, передающий оптрон 14, приемный оптрон 15, первый 16 и второй 17 триггеры, магистраль 18 ЭВМ, выходна  19 и входна  20 последовательные линии св зи (интерфейсы ), шестой 21 и седьмой 22 усилители, делитель 23 частоты, блок 24 перемычек, лини  25 синхронизации,каналы 26 устройства . Выход оптрона 14 и вход оптрона 15  вл ютс  линейными выходом 19 и входами 20 соответствующего канала устройства, выход генератора 12 соединен с тактовым входом делител  23 частоты. В каждом ка- нале первый вход-выход блока 2, входы усилителей 3-7 и выходы усилителей 21 и 22 соединены с первым и вторым входами данных , сброса, строба адреса, строба данных, чтени  и первым и вторым выходами запро- сов прерываний устройства, второй вход- выход блока 2 соединен с входом данных селектора 8, параллельными входом данных приемопередатчика 1 и выходом блока 11. Синхровход селектора 8 соединен с выхо- дом усилител  3, выход усилител  4 - с входами сброса регистра 9 и приемопередатчика 1, последовательный выход данных которого через усилитель 13 соединен с входом оптрона 14, последова- тельный вход данных - с выходом оптрона 15. а выходы приема и выдачи - с синхров- ходами триггеров 16, 17. Установочные входы последних соединены с первыми и вторыми выходами дешифратора 10, третий выход которого соединен с управл ющим входом блока 2. Выход селектора 8 соединен с входом регистра 9, синхровход которого и вход дешифратора 10 соединены с выходом усилител  5. Выход регистра 9 со- единен с вторым входом дешифратора 10, третий и четвертый входы которого соединены с выходами усилителей 6, 7, второй выход- с управл ющим входом блока 11 и входом чтени  приемопередатчика 1. Вход записи приемопередатчика 1 соединен с первым выходом дешифраторе 10, а параллельный выход данных - с входом данных блока 11. Инверсные выходы триггеров 16, 17 через усилители 21, 22 соединены с вы- ходами запросов прерываний устройства. Выходы делител  23 частоты соединены с входами блока 24, выходы которого соединены с синхровходами приемопередатчиков 1 соответствующих каналов.

Универсальный асинхронный приемопередатчик выполнен на микросхеме типа 1002ХЛ1, блок 2 шинных формирователей - на микросхемах 531АПЗ. С первого по п тый усилитель 3-7, 13 выполнены на микро- схемах типа 555АПЗ, селектор 8 адреса - на микросхемах 555ЛА1, а регистр 9 адреса - на микросхемах типа 555ТМ9. Дешифратор ТО выполнен на микросхемах 555ИД7, блок 11 шинных формирователей - на микросхе- мах555АП4, триггеры 16, 17 - на микросхемах типа 555ТМ2. Усилители 21, 22

выполнены на микросхемах типа 559ИП1, а делитель 23 частоты, состо щий из двух последовательно соединенных счетчиков, выполнен на микросхемах типа 555ИЕ10.

Прием и передачу данных в каждом канале 26 проводит блок 1 (микросхема 1002ХЛ1). Оптронные разв зки 14 и 15 на входе и выходе каждого канала 26 обеспечивают полную изол цию интерфейсов 19, 20 от внешних устройств при работе в режиме RS-232C. Наличие на внешних разъемах напр жений +12 и -12 В позвол ет с помощью несложной внешней коммутации организовать интерфейс V-24.

Делитель 23 частоты осуществл ет деление на число от 1 до 16, а затем на два в степени 2...5. Перемычками блока 24 выбираетс  необходима  частота каждого интерфейса .

По окончании приема или передачи байта данных одним из каналов взводитс  соответствующий триггер 16 или 17 запроса, который сбрасываетс  циклом чтени  или записи этого канала.

Блок 11, включающийс  в цикле чтени  последовательных линий, обеспечивает преобразование уровней из КМОП в ТТЛ.

Работает устройство следующим образом ,

В исходном состо нии от ЭВМ на вход усилител  4 поступает сигнал Сброс, который сбрасывает регистр 9 адреса и приемопередатчик 1. Обмен информации начинаетс  с цикла адресации, С приходом сигнала BADR в случае опознани  селектором 8 адреса одного из разрешенных адресов данного устройства указанный адрес записываетс  в регистр 9. Дешифратор 10 по коду .адреса, записанному в регистр 9, выдает один из управл ющих сигналов, выбира  один из каналов 26.1-26.16 св зи.

По окончании цикла адресации происходит обмен данными через приемопередатчик 1 соответствующего канала с выбранной линией св зи в соответствии с управл ющими сигналами, поступившими на входы усилителей 6 и 7, т.е. прием данных из линии в ЭВМ либо выдача данных из ЭВМ в соответствующую линию св зи. Цикл обмена фиксируетс  установкой одного из триггеров 16 или 17. По окончании обмена триггер 16(17) сбрасываетс .

(56) Авторское свидетельство СССР № 1334154,кл, G 06 F13/24, 1987.

Авторское свидетельство СССР Me 1522222,кл. G 06 F13/10, 1989.

Claims (1)

1. Формула изобретени 

   МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С ПОСЛЕДОВАТЕЛЬНЫМИ ЛИНИЯМИ СВЯЗИ, содержащее селектор адреса, генератор импульсов, делитель частоты, а в каждом канале - универсальный асинхронный приемопередатчик , приемный и передающий оптроны, два триггера, причем выход передающего и вход приемного оптронов  вл ютс  линейными выходом и входом соответствующего канала устройства, выход генератора импульсов соединен с тактовым входом делител  частоты, отличающеес  тем, что, с целью упрощени  устройства и расширени  области применени , оно содержит блок перемычек, регистр адреса, дешифратор, два блока шинных формирователей и восемь усилителей , причем первый вход-выход первого блока шинных формирователей, входы с первого по п тый усилителей и выходы шестого и седьмого усилителей соединены соответственно с первым и вторым входами данных, сброса, строба адреса, строба данных, чтени  и первым и вторым выходами запросов прерываний устройства, второй вход-выход первого блока шинных формирователей соединен с входом данных селектора адреса, параллельными входами данных универсальных асинхронных приемопередатчиков всех каналов и выходом второго блока шинных формирователей , синхровход селектора адреса соединен с выходом первого усилител , выход второго усилител  соединен с входами сброса регистра адреса и универсальных асинхронных приемопередатчиков всех каналов, причем в каждом канале последовательный выход данных универсального асинхронного приемопередатчика

   через восьмой усилитель соединен с входом передающего оптрона, последовательный вход данных - с выходом приемного оптрона, а выходы приема и выдачи - с синхровходами первого и второго триггеРОВ , установочные входы которых соединены с первым и вторым выходами дешифратора, третий выход которого соединен с управл ющим входом первого блока шинных формирователей, выход

   селектора адреса соединен с входом данных регистра адреса, синхровход которого и первый вход дешифратора соединены с выходом третьего усилител , выход регистра адреса соединен с вторым входом дешифратора , третий и четвертый входы которого соединены с выходами четвертого и п того усилителей, второй выход дешифратора соединен с управл ющим входом второго блока шинных формирователей и входами чтени  универсальных асинхронных приемопередатчиков всех каналов, входы записи которых соединены с первым выходом дешифратора, а параллельные выходы данных - с входом данных второго блока шинных формирователей, инверсные выходы первого и второго триггеров соединены с входами шестого и седьмого усилителей, выходы делител  час стоты соединены с входами блока перемычек , выходы которого соединены с синхровходами универсальных асинхронных приемопередатчиков соответствующих

   каналов.

   0