SU1727126A1 - Устройство дл сопр жени вычислительной машины с каналами св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  организации обмена ЭВМ с большим числом последовательных каналов св зи, Цель изобретени  - сокращение аппаратурных затрат и расширение функциональных возможностей устройства за счет обеспечени  оперативного управлени  маскированием каналов св зи. Цель достигаетс  введением двух групп элементов И в устройство , содержащее многоканальный блок обратимого преобразовани  параллельного кода в последовательный, блок регистров, группу элементов ЗАПРЕТ, генератор импульсов , элемент ИЛИ. 1 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  организации обмена ЭВМ с большим числом последовательных каналов св зи.

Известно устройство дл  сопр жени  цифровой вычислительной машины с последовательными каналами св зи содержащее коммутатор, перв.ый вход которого  вл етс  первым входом устройства, блок управлени , первый вход которого соединен со вторым входом коммутатора, преобразователь кода, регистр адреса, регистр конца обмена, счетчик, триггер, первый элемент ИЛИ, блок буферной пам ти, распределитель импульсов , блок контрол , второй элемент ИЛИ и группу элементов И, причем первый выход коммутатора через б.юк контрол  соединен с первым входом преобразовател  кода, второй вход, первый и второй выход которого соединены соответственно с первым выходом блока буферной пам ти, с первым

входом блока буферной пам ти и с третьим входом коммутатора, вторые вход и выход блока буферной пам ти и второй выход коммутатора  вл ютс  соответственно вторым входом устройства и первым, вторым выходами устройства, второй выход блока управлени  через распределитель импульсов соединен с третьим входом блока буферной пам ти, разр дные выходы регистра адреса соединены с первыми входами соответствующих элементов И группы элементов И, вторые входы элементов И соединены с соответствующими входами группы устройства , группа входов устройства через регистр конца обмена соединена с первым элементом ИЛИ, выход которого соединен с первым управл ющим входом второго элемента ИЛИ, третий вход устройства соединен с одним входом триггера и со вторым управл ющим входом счетчика, выход которого соединен с третьим выходом устройства и со вторым входом второго элемента ИЛИ, выход которого соединен с другим входом триггера, выход элементов И группы элементов И соединен со входами блока управлени , а вход регистра адреса, счет- ный вход счетчика и выход триггера  вл ютс  соответственно четвертым, п тым входами и п тым выходом устройства.

Недостаток устройства заключаетс  в сложности оборудовани  и отсутствии воз- можности маскировани  каналов раздельно по вводу и выводу.

Наиболее близким к предлагаемому изобретению  вл етс  устройство дл  сопр жени  вычислительной машины с кана- лами св зи, выбранное в качестве прототипа, содержащее два элемента ИЛИ, триггер, распределитель управл ющих сигналов , многоканальный блок обратимого преобразовани  параллельного кода в по- следовательный, пам ть масок, группу элементов ЗАПРЕТ, генератор импульсов, элемент И и элемент задержки, причем группы входов и выходов последовательного кода  вл ютс  соответственно группами информационных входов и выходов последовательного кода устройства, вход и выход параллельного кода - соответственно информационным входом и выходом параллельного кода устройства, а группа входов выборки канала соединена с группой выходов распределител  управл ющих сигналов , информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу запро- са прерывани  устройства, первый вход элемента И соединен с выходом элемента задержки, а выход - с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределител  управл ющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи установки - с входом записи маски прерывани  и вторым входом элемента И, выход второго элемента ИЛИ подключен к входу разрешени  записи пам ти масок прерывани , адресный вход которой соединен с.выходом адреса состо ни  распределител  управл ющих сигна- лов и выходом номера канала, а группа информационных входов - с в.ыходами элементов ЗАПРЕТ, информационные входы которых подключены к информационному входу параллельного кода устройства; а уп- равл ющие входы - к входу сброса устройства , второму входу второго элемента ИЛИ и входу сброса многоканального блока обратимого преобразовани  параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрешени  ввода пам ти масок прерывани , выходом адреса вектора прерывани  устройства и первым входом первого элемента ИЛИ, а синхронизирующий выход вывода последовательного кода - с выходом разрешени  вывода пам ти масок прерывани  и вторым входом первого элемента ИЛИ, информационный вход распределител  управл ющих сигналов соединен с информационным входом параллельного кода устройства, а первый и второй входы выбора режима - с входами сигналов режима записи и чтени  устройства соответственно.

Цель изобретени  - сокращение аппаратурных затрат и расширение функциональных возможностей устройства за счет оперативного управлени  маскированием каналов св зи.

Поставленна  цель достигаетс  тем, что в устройство, содержащее многоканальный блок обратимого преобразовани  параллельного кода в последователный,информационный вход - выход параллельного кода, вход сброса и группа информационных входов и выходов последовательного кода которого  вл ютс  соответствующими входом-выходом , входом и группами входов и выходов устройства дл  подключени  к шине данных и выходу сброса вычислительной машины и информационным выходом и входам каналов св зи, а группа входов выборок соединена с группой выходов дешифратора, генератор импульсов, группу элементов ЗАПРЕТ, элемент ИЛИ и блок регистров, причем группы выходов готовностей приемников и передатчиков многоканального блока обратимого преобразовани  параллельного кода в последовательный соединены соответственно с первой и второй группами информационных входов блока регистров, в него дополнительно введена группа элементов И, причем информационный вход-выход, входы сброса и выборки блока регистров соединены соответственно с входом-выходом и входом устройства дл  подключени  к шине данных выходу сброса вычислительной машины и выходу дешифратора, вход которого  вл етс  входом устройства дл  подключени  к шине адреса вычислительной машины, входы записи и чтени  блока регистров  вл ютс  соответствующими входами устройства дл  подключени  к выходам записи и чтени  вычислительной машины и присоединены соответственно к входам записи и чтени  многоканального блока обратимого преобразовани  параллельного кода в последовательный , группа выходов готовностей приемников которого соединена с первыми

входами элементов ЗАПРЕТ группы и элементов И первой подгруппы группы, а группа выходов готовности передатчиков - с первыми входами элементов И второй подгруппы группы, вторые входы элементов И группы подключены к группе выходов состо ни  блока регистров, а выходы - к группе входов элемента ИЛИ, выход которого  вл етс  выходом устройства дл  подключени  ко входу запроса прерывани  вычислитель- ной машины, выход генератора импульсов подключен к вторым входам элементов ЗАПРЕТ , выходы которых и группа входов готовностей передачи многоканального блока обратимого преобразовани  параллельного кода в последовательный  вл ютс  соответствующими группами выходов и входов устройства дл  подключени  к входам готовности приема и выходам готовности передачи каналов св зи.

На чертеже представлена структурна  схема устройства, которое содержит многоканальный блок обратимого преобразовани  параллельного кода в последовательный 1, блок регистров 2, дешифратор 3, генератор импульсов 4, группу элементов ЗАПРЕТ 5, группы элементов И 6.1 и 6.2, элемент ИЛИ 7, вход-выход 8 параллельного кода устройства , вход сброса 9 устройства, вход записи 10, вход чтени  11, шину адреса 12, группу входов 13 готовностей передачи устройства, группу информационных выходов 14 последовательного кода, группу информационных входов 15 последовательного кода, группу выходов 16 готовностей приема устройства , выход запроса прерывани  17, группу выходов 18 готовностей приемников блока обратимого преобразовани  параллельного кода в последовательный, группу выходов 19 готовностей передатчиков блока обратимого преобразовани ..

Блок регистров 2 реализован на БИС 580ВВ55, содержит три независимых регистра - А, В и С и запрограммирован таким образом, что регистры А и С настроены на ввод информации, а регистр В - на вывод.

Дл  выбора одного из регистров БИС 580ВВ55 при обращении к блоку регистров 2 используют два младших бита из общего кода адреса, поступающего по шине 12. На схеме устройства эти цепи дл  простоты не указаны. Не показаны некоторые цепи внутренней синхронизации, подключаемые стандартно.

Приемопередатчики 1 многоканального блока обратимого преобразовани  параллельного кода в последовательный реализованы на БИС 580ВВ51.

Запись информации из ЭВМ в указанные БИС производитс  путем установки соответствующего адреса на шине 12, в результате чего с помощью дешифратора 3 осуществл етс  выбор требуемой БИС, и подачи сигнала записи на вход 10. Считыва- 5 ние информации в ЭВМ происходит путем установки адреса на шине 12 и подачи сигнала чтени  на вход.11.

Устройство работает следующим образом .

0 Сигналом по входу 9 производитс  сброс устройства в начальное состо ние. Затем установкой кода адреса на шине 12 выбираетс  с помощью дешифратора 3 ре- гистр В блока регистров 2, куда по информа5 ционному входу 8 заноситс  требуемый код масок прерывани .

Дл  каждого канала в регистре В отведены два разр да дл  маскировани  по передаче и приему раздельно. Правильность

0 занесени  кода масок может быть проверена путем опроса содержимого регистра С и последующего сравнени  его в вычислительной машине с заданным кодом.

Переустановка маски прерываний в

5 процессе работы устройства может быть произведена либо дл  всех каналов одновременно путем записи нового кода, либо дл  каждого канала отдельно. В последнем случае необходимо избежать искажени  ма0 сок прерываний других каналов так как запись информации в регистр В производитс  по всем разр дам сразу. Дл  этого возможны два способа - хранить в пам ти ЭВМ дубликат содержимого регистра В, при не5 обходимости изменить требуемые разр ды, оставив остальные без изменени , и записать новое содержимое в регистр В, либо дубликат регистра В не хранить в ЭВМ, а узнать его путем считывани  регистра С.

0 Таким образом, наличие регистра С позвол ет не только контролировать код маски в произвольный момент времени, но и оперативно измен ть маски отдельных каналов без искажени  остальных.

5 Дл  ввода информации должно быть разрешено прерывание от приемника 1 соответствующего канала. Поскольку выход Готовность приемника 18 этого канала до окончани  приема посылки от абонента на0 ходитс  в нулевое состо ние, импульсы от генератора 4 через элемент ЗАПРЕТ 5 поступают на выход 16 готовности приема входной информации. Эти импульсы тактируют выдачу информации на стороне або5 нента.

После приема по входу 15 стол-бита, сигнализирующего о конце принимаемой посылки, устанавливаетс  сигнал Готовность приемника на выходе 18, запреща  прохождение импульсов через элемент ЗАПРЕТ 5, и при наличии разрешени  прерывани  дл  приемника данного канала, что определ етс  состо нием соответствующего разр да регистра В, через элементы И 6.2 и ИЛИ 7 формируетс  сигнал Запрос прерывани  на выходе 17, Подпрограмма обработки прерывани , размещаема  в ЭВМ, путем подачи адреса по шине 12 и сигнала чтени  по входу 11, опрашивает регистр А дл  определени  номера запрашивающего канала и затем считывает поступившую информацию с соответствующего приемника 1. При считывании информации обнул етс  выход Готовность приемника 18 и тактовые импульсы снова поступают на выход 16, разреша  абоненту передачу следующей посылки.

Таким образом, использование сигнала Готовность приемника исключает пропадание посылок из-за несоответстви  скорости выдачи их со стороны абонента и считывани  прин тых в устройство посылок в пам ть ЭВМ.

При выводе данных по заданному каналу программа размаскирует прерывание соответствующего передатчика. Если передатчик свободен, то выход Готовность передачикиа 19 установлен в единицу и сигнал запроса прерывани  через соответствующие элементы И 61 и элемент ИЛИ 7 поступает на выход 17.

Подпрограмма обработки прерывани  опрашивает регистр А дл  уточнени  номера запросившего канала и по шине 8 с помощью сигнала записи по входу 10 записывает предназначенную дл  передачи посылку в соответствующий передатчик 1. Передача посылки по выходу 14 тактируетс  синхросигналами от абонента, поступающими на вход 14. Выход Готовность передатчика 19 в это врем  находитс  в нулевом состо нии. После выдачи очередной посылки на выходе 19 устанавливаетс  единица, сигнализиру  о возможности передатчика прин ть из ЭВМ код новой посылки и передать ее в канал.

Формул а из обретени   Устройство дл  сопр жени  вычислительной машины с каналами св зи, содержащее многоканальный блок обратимого преобразовани  параллельного кода в последовательный , информационный вход- выход параллельного кода, вход сброса и группы информационных входов и выходов .последовательного кода которого  вл ютс , соответствующими зходом-выходом, входом и группами входов и выходов устройства дл  подключени  к шине данных и выходу сброса вычислительной машины и информационным выходам и входам каналов св зи,

а группа входов выборки соединена с группой выходов дешифратора, генератор импульсов , группу элементов ЗАПРЕТ, элемент ИЛИ и блок регистров, причем группы выходов готовностей приемников и

передатчиков многоканального блока обратимого преобразовани  параллельного кода в последовательный соединены соответственно с первой и второй группами информационных входов блока регистров, о т л и ч аю щ е е с   тем, что с целью сокращени  аппаратурных затрат и расширени  функциональных возможностей устройства за счет обеспечени  оперативного управлени  маскированием каналов св зи, в него введены

две группы элементов И, причем информационный вход-выход, входы сброса выборки блока регистров соединены соответственно с входом-выходом и входом устройства дл  подключени  к шине данных, выходу сброса

вычислительной машины и выходу дешифратора , вход которого  вл етс  входом устройства дл  подключени  к шине адреса вычислительной машины, входы записи и чтени  блока регистров  вл ютс  соответствующими входами устройства дл  подключени  к выходам записи и чтени  вычислительной машины и подключены соответственно к входам записи и чтени  многоканального блока обратимого преобразовани  параллельного кода в последовательный , группа выходов готовностей приемников которого соединена с первыми входами элементов ЗАПРЕТ группы и элементов И первой группы, а группа выходов

готовностей передатчиков - с первыми входами элементов И второй группы, вторые входы элементов И первой и второй групп подключены к группе выходов состо ни  блока регистров, а выходы - к группе входов

элемента ИЛИ, выход которого  вл етс  выходом устройства дл  подключени  ко входу запроса прерывани  вычислительной машины , выход генератора импульсов подключен ко вторым входам элементов ЗАПРЕТ, выходы которых и группа входов готовностей передачи многоканального блока обратимого преобразовани  параллельного кода в последовательный  вл ютс  соответствующими группами выходов и входов устройства дл  подключени  к входам готовности приема и выходам готовности передачи каналов св зи.

Claims (1)

1. Фор мул а изобретения

   Устройство для сопряжения вычислительной машины с каналами связи, содержащее многоканальный блок обратимого преобразования параллельного кода в последовательный, информационный входвыход параллельного кода, вход сброса и группы информационных входов и выходов последовательного кода которого являются, соответствующими эходом-выходом, вхо дом и группами входов и выходов устройства для подключения к шине данных и выходу сброса вычислительной машины и информационным выходам и входам каналов связи, а группа входов выборки соединена с группой выходов дешифратора, генератор импульсов, группу элементов ЗАПРЕТ, элемент ИЛИ и блок регистров, причем группы выходов готовностей приемников и передатчиков многоканального блока обратимого преобразования параллельного кода в последовательный соединены соответственно с первой и второй группами информационных входов блока регистров, о т л и чага щ е е с я тем, что с целью сокращения аппаратурных затрат и расширения функциональных возможностей устройства за счет обеспечения оперативного управления маскированием каналов связи, в него введены две группы элементов И, причем информационный вход-выход, входы сброса выборки блока регистров соединены соответственно с входом-выходом и входом устройства для подключения к шине данных, выходу сброса вычислительной машины и выходу дешифратора, вход которого является входом устройства для подключения к шине адреса вычислительной машины, входы записи и чтения блока регистров являются соответствующими входами устройства для подключения к выходам записи и чтения вычислительной машины и подключены соответственно к входам записи и чтения многоканального блока обратимого преобразования параллельного кода в последовательный, группа выходов готовностей приемников которого соединена с первыми входами элементов ЗАПРЕТ группы и элементов И первой группы, а группа выходов готовностей передатчиков - с первыми входами элементов И второй группы, вторые входы элементов И первой и второй групп подключены к группе выходов состояния блока регистров, а выходы - к группе входов элемента ИЛИ, выход которого является выходом устройства для подключения ко входу запроса прерывания вычислительной машины, выход генератора импульсов подключен ко вторым входам элементов ЗАПРЕТ, выходы которых и группа входов готовностей передачи многоканального блока обратимого преобразования параллельного кода в последовательный являются соответствующими группами выходов и входов устройства для подключения к входам готовности приема и выходам готовности передачи каналов связи.