SU1290330A2

SU1290330A2 - Вычислительна система

Info

Publication number: SU1290330A2
Application number: SU853840717A
Authority: SU
Inventors: Анатолий Николаевич Швыдков; Виктор Тимофеевич Болгов; Татьяна Игоревна Хабарова
Original assignee: Предприятие П/Я А-3517
Priority date: 1985-01-07
Filing date: 1985-01-07
Publication date: 1987-02-15

Abstract

Изобретение относитс к области вычислительной техники. Цель изобретени - повышение производительности вычислительной системы за счет сокращени времени на подключение внешнего устройства (ВУ), необходимого дл вьтолнени определенной задачи. Вычислительна система (ЕС) содержит процессор, оперативное запоминающее устройство, канал ввода-вывода, внешние устройства, формирователи кодов, анализатор состо ний ВУ, блок св зи с каналом, устройство управлени очередностью контрол , включающее блок ввода данных, блок буферной пам ти, блок сопр жени , устройство анализа, блок обмена, генератор сигналов. ВС также содержит блоки набора адреса, блоки распознавани и хранени адреса ВУ и блок установки и передачи адреса ВУ. 2 з.п. ф-лы, 3 ил. (Л

Description

Изобретение относитс к вычислительной технике и вл етс усовершенствованием известной вычислитель- йой системы по авт.св. (С 960832,

Целью изобретени вл етс повышение производительности вычислительной системы за счет сокращени времени на св зь с внешним устройством (ВУ) .

На фиг о 1 приведена схема вычислительной системы; на фиг, 2 - структурна схема блока установки и передачи адреса ВУ; на фиг. 3 - структурна схема блока распознавани и хранени адреса ВУ.

Вычислительна система (фиг. 2) содержит процессор 1, оперативное запоминающее устройство 2, канал 3 ввода - вывода, ВУ 4, включающие блок 5 обмена, блок 6 логической обработки и блок 7 самоконтрол , формирователи 8 кодов, анализатор 9 Состо ний ВУ, блок 10 св зи с каналом. Вычислительна система содержит также устройство 11 управлени очередностью контрол , которое содержит блок 12 ввода данных, блок 13 буферной пам ти, блок 14 сопр жени ,устройство 15 анализа, блок 16 обмена, генератор 17 сигналов, причем устройство 15 анализа содержит формирователь 18 адресов, блок 19 сравнени и блок 20 согласовани , блоки 21 наФорш рователь 18 адресов производит формирование списка адресов ВУ, контролируемых с заданным периодом, информада по которым записана в блоке 13 бз ферной пам ти. После формировани списка по управл ющему сигналу формировател 18 код состо ни ВУ поступает из блока 13 буферной пам ти в блок 19 сравнени . В блоке 19

40

бора адреса, адресные входы 22 ВУ,

блоки 23 распознавани и хранени ад- производитс анализ налична признака

реса ВУ, блок 24 установки и передачи адреса ВУ.

Блок 24 установки и передачи адреса ВУ (фиг. 2) содержит сдвиговьй регистр 25, генератор 26 импульсов, кнопку 27 управлени , группу переключателей 28, информационный выход 29, элемент И 30, триггер 31, счетчик 32, выходы синхронизации 33 и разрешени 34 блока установки и передачи адреса ВУ.

Блок 23 распознавани и хранени адреса ВУ (фиг. 3) содержит: первый сдвиговый регистр 35, первый эле- 50

обмена в коде состо ни ВУ. Анализ производитс путем сравнени поступившего кода с эталонным. При отсутствии признака обмена в коде состо ни адрес ВУ поступает в блок 20 согласовани , где производитс формирование кодограммы дл ввода в процессор .

45 По завершению анализа блоком 19 сравнени вырабатываетс управл ющий сигнал, который поступает в блок 16 обмена, а сформированна кодограмма из блока 20 Согласовани замент И 36, первый коммутатор 37, первый триггер 38, триггер 39, второй элемент И 40, второй счетчик 41, первый счетчик 42, второй сдвиговый регистр 43, второй коммутатор 44.

Вычислительна система работает следующим образом.

В процессе решени функциональных задач ВУ 4 обмениваютс информацией

55

писываетс в блок 13. Блок 16 обмена выставл ет требование на обмен, по которому канал 3 осуществл ет стандартную операцию ввода - вывода .по считыванию с блока 13 буферной пам ти и записи в оперативное запоминающее устройство массива данных об обмене.

По программе обработки массива данных, наход щейс в оперативном

5

0

5

0

с каналом 3. Блок 7 самоконтрол осуществл ет контроль работоспособности соответствующего ВУ, формирует информацию о его состо нии и обмене с каналом 3, Данна информаци поступает на формирователь 8, которьй формирует код состо ни ВУ с .признаком обмена . Анализатор 9 состо ний осуществл ет периодический опрос формирователей и производит анализ кодов состо ний . При наличии изменений в состо нии 13У код состо ни поступает в блок 10 и затем в канал 3.

При по влении признака обмена ВУ с каналом код состо ни с анализатора 9 поступает в блок 14 сопр жени , а затем в блок 13 в соответствии с адресом БУ. В блоке 13 производитс накопление кодов состо ни с признаками обмена по соответствующим ВУ.

Генератор 17 осуществл ет формирование временных меток с заданными периодами тестового контрол ВУ, которые поступают в устройство 15 анализа на вход формировател 18 адресов.

Форш рователь 18 адресов производит формирование списка адресов ВУ, контролируемых с заданным периодом, информада по которым записана в блоке 13 бз ферной пам ти. После формировани списка по управл ющему сигналу формировател 18 код состо ни ВУ поступает из блока 13 буферной пам ти в блок 19 сравнени . В блоке 19

40

производитс анализ налична признака

По завершению анализа блоком 19 сравнени вырабатываетс управл ющий сигнал, который поступает в блок 16 обмена, а сформированна кодограмма из блока 20 Согласовани за

писываетс в блок 13. Блок 16 обмена выставл ет требование на обмен, по которому канал 3 осуществл ет стандартную операцию ввода - вывода по считыванию с блока 13 буферной пам ти и записи в оперативное запоминающее устройство массива данных об обмене.

запоминающем устройстве 2, определ етс перечень ВУ, подлежащих тестовому контролю. На основании сформированного перечн управл ющего программой тестового контрол производитс контроль ВУ.

Отображение состо ни ВУ производитс на устройстве визуального отображени состо ни вычислительной системы.

При возникновении неработоспособного состо ни ВУ, необходимого дл решени задачи, выполн емой системой , производитс оперативное подключение исправного ВУ и свободного от обслуживани ранее введенных задач ВУ, что достигаетс путем установки необходимого адреса на блоке 24 установки и передачи адреса ВУ и передачи нового адреса на блок 23 распознавани и хранени адреса,вход щего в состав каждого ВУ. На блоке распознавани и хранени адреса ВУ этот адрес хранитс до присвоени нового адреса.

При необходимости возможна установка адреса вручную, т.е. набор адреса непосредственно на пульте ВУ.

На группе переключателей 28 набирают физический номер внешнего устройства, которому необходимо присвоить определенный адрес дл ввода этого устройства в решение задачи. После набора адреса нажимают кнопку 27 Ввод, т.е. на первый вход сдвигового регистра подаетс 1, в результате чего адрес перепиеьшаетс на выходы регистра. Как только кнопку отпускают, т.е. на первый вход регистра подаетс О, регистр 25 начинает сдвигать информацию на выходах относительно последнего выхода , с которого информаци поступает на выход 29. С блока установки и передачи адреса выдаютс одновременно с адресом синхроимпульсы и управл ю щие сигналы (сигналы, дающие разрешение на запись вьщаваемой информации каждого байта в блок распознавани и хранени внешнего устройства)т Сразу же после ввода адреса внешнего устройства в линию св зи, т.е. после нажати кнопки Ввод, набирают рабочий адрес, который необходимо присвоить выбранному внешнему устройству дл решени определенной задачи, и снова нажимают кнопку Ввод. По2903304 .

р док выдачи адреса в линию св зи аналогичен описанному.

Информаци на блоки распознавани и хранени адреса ВУ подаетс по трем 5 шинам: распредел ющей 34, информационной 29 и шине 33, по которой поступают синхроимпульсы. Как только на блок распознавани и хранени адреса внешнего устройства поступает рас- 0 предел ющий сигнал 1, начинаетс запись информации, передаваемой по шине, в регистр 35 сдвига. Управл ющий сигнал поступает и на первый счетчик 42, который после отсчета

15

восьми управл ющих сигналов выдает

на первый триггер 38 1, котора закрывает дальнейшее поступление информации на первый сдвиговый регистр 35 и одновременно дает разрешение на ра0 боту первого коммутатора 37. В этом коммутаторе производитс сравнение поступившего адреса с физическим адресом ВУ. В случае, если адреса совпадают , коммутатор выдает 1 на вход второго триггера, который устанавливаетс в единицу. С второго триггера 39 сигнал поступает на второй элемент И 40. В случае прихода единицы с триггера 39 и управл ющего сигнала,

разрешающего запись, новый адрес внешнего устройства записываетс на второй регистр 43. После записи на второй регистр адреса внешнего устройства второй счетчик 41 закрывает доступ

5 какой-либо другой информации на второй регистр 43 и открывает доступ на первый регистр 35. Адрес с второго регистра 43 поступает на внешнее устройство , т.е. внешнему устройству

О присваиваетс рабочий адрес, который необходим дл решени определенной задачи. В случае необходимости следующего изменени рабочего адреса внешнего устройства на блоке набора

5 адреса необходимо набрать сначала физический адрес ВУ, которому необходимо изменить адрес, а затем новый его рабочий адрес, и ввести их в линию св зи.

0 Введение в систему блоков установки и передачи адреса внешнего устройства и распознавани и хранени адреса внешнего устройства позвол ет увеличить производительность вычислительной системы за счет сокращени времени, затрачиваемого на подключение внешнего устройства, необходимого дл выполнени определенной задачи.

5

Claims

Формула изобретени

1,Вычислительна система по авт св. № 960832, отличающа с тем, что, с целью повышени производительности за счет сокращени времени на св зь с внешним устройством , система содержит блок установки и передачи адреса внешнего устройства, п блоков набора адреса

и п блоков распознавани и хранени адреса внешнего устройства, где п - число внешних устройств в системе, причем выходы разрешени , информационный и синхронизации блока установки и передачи адреса внешнего устройства соединены с входами соответственно разрешающим, информационным и синхронизации блоков распознавани и хранени адреса внешнего устройства, информационные выходы блоков распознавани и хранени адреса внешнего устройства соединены с адресными входами соответствующих внешних устройств, группы выходов блоков набора адреса соединены с группами информационных входов соот- ветствуюпщх блоков распознавани и хранени адреса внешнего устройства , группа информационных входов блока установки и передачи адреса внешнего устройства образует вход адреса внешнего устройства вычислительной системы.
2.Система поп, 1, отличающа с тем, что блок установки и передачи адреса внешнего устройства содержит генератор импульсов сдвиговый регистр, триггер, элемент И, счетчик и кнопку управлени , причем выход генератора импульсов соединен с входом синхронизации сдвигового регистра, первым входом элемента И и вл етс выходом синхронизации блока установки и передачи адреса внешнего устройства, разрешающий вход сдвигового регистра и S-вход триггера соединены через йнопку управлени с шиной единичного потенциала блока, группа 11нформационных входов сдвигового регистра вл етс

группой информационных входов блока установки и передачи адреса внешнег устройства, выход последнего разр д сдвигового регистра вл етс информационным выходом блока установки и передачи адреса внешнего устройста блока, выход триггера соединен с торым входом элемента И, выход коорого соединен со счетным входом счетчика и вл етс выходом разреше- и блока установки и передачи адреса внешнего устройства, выход переолнени счетчика соединен со своим ходом сброса и R-входом триггера,

3, Система по п. 1, о т л и ч а- ю щ а с тем, что блок распознавани и хранени адреса внешнего устройства содержит первый и второй регистры, первый и второй триггеры,

первый и второй счетчики, первый и второй элементы И и первый и второй коммутаторы, причем вход синхронизации блока распознавани и хранени адреса внешнего устройства подключен

к входам синхронизации первого и второго регистров, информационный вход блока распознавани и хранени адреса внешнего устройства подключен к информационным входам первого и второго регистров, разрешающий вход блока распознавани и хранени адреса внешнего устройства соединен с первыми входами первого и второго элементов И, выход первого элемента И

соединен с разрешающим входом первого регистра и счетным входом первого счетчика, выход переполнени которого соединен со своим входом сброса и S-входом первого триггера, выход которого соедине с управл ннцим входом первого коммутатора и вторым входом первого элемента И, выход первого регистра соединен с информационным входом первого коммутатора, выход которого соединен с S-входом второго триггера , выход которого соединен с вторым входом второго элемента И, выход которого соединен со счетньгм входом второго счетчика и разрешающим входом второго регистра, выход которого соединен с первым информационным входом второго коммутатора, выход которого вл етс информационным выходом блока распознавани и хранени адреса внешнего устройства, группа информационных входов блока распознавани и хранени адреса внешнего устройства образует второй информационный вход второго коммутатора, выход переполнени второго счетчика соединен со своим входом сброса и R-входами первого и второго триггеров.