SU1437873A1 - Устройство дл параллельной записи информации в две ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к устройствам сопр жени  микроэвм с магистрал ми внешних устройств, и может быть использовано дл  одновременной записи информации в две микроЭВМ. Целью изобретени   вл етс  повышение скорости ввода информации в систему из двух микроэвм за счет синхронизации процесса ввода. Цель достигаетс  тем, что устройство содержит дополнительно два блока формировани  сигналов чтени  и блок синхронизации за вок от внешних устройств, что позвол ет двум микроэвм синхронно считывать информацию с магистрали внешних устройств. 2 з.п. ф-лы, 5 ил.

Description

4

00

Ч

00

00

Изобретение относитс  к вычисли- тепьной технике и предназначено дл  ввода информации в дуплексные вычислительные системы обработки данных о

Целью изобретени   вл етс  повьпле- ние скорости ввода информации в сие- из двух микроЭВМ за счет синхронизации процесса ввода.

На представлена функциональна  схема предлагаемого устройства; на фиг,2 - функциональна  схема счетчика середины; на фиг, 3, 4 и 5 - временные диаграммы.

Устройство .содери: ит первую 1 и вторую 2 микроэвм, первый 3, второй А и третий 5 элементы И, первый элемент ЮИ б, первый 7 и второй 8 блоки 4 ормировани  сигнала чтени , каждый из которых содержит магистральный приемопередатчик 9, магистральный приемник 10f дешифратор 11 адреса, регистр 12 прерывани , четвертый 13 и п тый I4 элементы И. триггер 15 ожидани , шестой элемент И 16, триггер 17 прерываг и , триггер 18 чтени ,первый магистральный передатчик I9, седьмой 20; восьмой 21 и дев тый 22 эле-, менты И, второй элемент ИЛИ 23, второй магистралыа й передатчик 24, дес тый элемент И 25, первый блок 25 прерывани ,, первый 27 и второй 28 формирователи одиночного импульса,счетчик 29 середины и второй блок 30 прерываний .

Счетчик 29 середи1Ш содержит первый 31 и второй 32 триггеры, одиннадцатый 33 и двенадцатый 34 элементы И и двоичный счетчик 35

Устройство дл  паратглельной записи информации работает .следующим об- разомо

За вки от внешних устройств на передачу ииформащ-ж в микроЭВМ 1 и 2 через элементы И 5 и 25 поступают на первый и второй блоки 26 и 30 прерывани , вход щие в состав IKpoЭBM, Блоки 26 и 30 прерывани  формируют сигналы, которые перевод т микроЭВМ 1 и 2 в режим прерывани  с адресом вектора прерывани , например ПО,

По прерыванию с адресом вектора прерывани  110 обе ЭВМ 1 и 2 вьшолн - ют одинаковые последовательности команд , обеспечивающие начальную скгос- ронизацию дл  последу1ощего одновре манного приема информацт от внешких устройств. Последовательность состоит из трех команд: команды тестиро:

10

15

20

25

30

35

40

45

50

55

вани  адреса регистра прерывани ,например 164104, команды ожидани , команды выхода из прерывани ,

При выполнении команды тестировани  адреса регистра 12 прерывани  через магистральный приемопередатчик 9 код адреса поступает на первые входы дешифратора 1I адреса. На второй и третий входы дешифратора 11 адреса поступают сигналы обмена (фиг.4,б,л) и чтени  (фиг,4,в,м) с магистрального приемника 10,

На втором выходе дешифратора 11 адреса вырабатываетс  сигнал чтени  по адресу регистра 12 прерывани  (фиг44,г, ), который устанавливает регистр 12 прерывани  в единичное состо ние (фиг .4,е,п, фиг, 35Л,н) и поступает на второй вход элемента И 3 Единичный сигна:гг с выхода регистра 12 прерывани  поступает на первый вход элемента И 13, на выходе которого формируетс  сигнал разрешени  при наличии сигнала на первом и отсутствии на втором входе. Сигнал разрешени  поступает на первый вход элемента И 1-45 дава  разрешение на прохождение сигнала чтени  с четвертого выхода магистрального прием тика 10 через второй вход элемента И 14 на вход сброса триггера 15 ожидани  (фиг,4,д,о). Таким образом, триггер 5 ожидани  сбрасываетс  в ноль (фиг,4,и,р, фиг,3,м,о) по первому сигналу чтени  после сигнала чтени  по адресу регистра 2 прерывани ,Которым  вл етс  сигнал чтени  команды ожидани . Установка в ноль триггера 5 ожидани   вл етс  признаком того, что микроэвм и 2 вьгаши в режим ожидани . Сигналы с выходов триггеров 15 ожидани  блоков 7 и 8 формировани  сигнала чтени  поступают на первый и второй входы элемента И 16, При выходе в режим ожидани  обеих микроЭВМ 1 и 2 на выходе элемента И 16 формируетс  сигнал (фиг,4,с), поступающий на вход установки в единичное состо ние триггера 17 прерывани . Сигналы с триггеров 17 прерывани  (фиг,5, а,л, фиг.4,т, фиг.3,р) блоков 7 и 8 формировани  сигнала чтени  через первые магистральные передатчики 19 поступают на линии сигнала прерывани  по внешнему событию микроэвм 1 и 2, вызыва  прерьгоание с адресом вектора прерывани  100,

U37873

По прерыванию с адресом векторасу регистра прерывани , который уста- прерывани  100 обе микроэвм 1 и 2 вы-навливает в исходное состо ние ре- полн ют одинаковые отрезки программы,гистр 12 прерывани , триггер 15 ожи- состр щие их команд пересыпки инфор-дани  и триггер 17 прерьтани  (фиг.З, мации от внешних устройств (фиг..5).л-р, фиг. 5,а,м).

При этом при поступлении с магист-При использовании в микроЭВМ 1 и рального приемника 10 сигнала выбора2 динамического ОЗУ параллельна  за- внешнего устройства (фиг.5,е,с) напись информации может быть нарушена вход триггера 18 чтени  производит-IQ всле ствие асинхронно выполн емого с  его установка в единичное состо -процесса регенерации ОЗУ. Дл  обеспе- ние (фиг.5,и, фиг.З,с). Сброс в нуле-чени  записи информации одиовре- вое состо ние триггера 18 производит-менно в две микроЭВМ на фоне с  по заднему фронту сигнала ОТВЕТ.регенерации на блоки 26 и 30 (фиг.5,к,у). На элементе И20 выраба-is прерывани  подаютс  сигналы пре- тываетс  сигнал чтени  (фиг.5,л,ф,рывани , совпадающие с такто- фиг.3,у) по совпадению сигналов свой последовательностью, сформироваи- триггера 17 прерывани  (фиг.5,а,м),ной по задним фронтам сигналов реге- триггера 18 (фиг.5,и) и сигнала чте-нерации первой и второй микроЭВМ 1 ки  с выхода магистрального приемни-20 и 2. Это позвол ет обеспечить на счи- ка 10 (фиг.5,г,о), поступающих соот-тывание информации временной интер- ветственно на первый, второй и тре-вал, равный половине периода сигнала тий входы элемента И 20. Сигналы с.вы-регенерации, что составл ет 1 мс и хода элемента И 20 блоков 7 и 8 фор- вл етс  достаточным дл  считывани  мировани  сигналов чтени  поступают25 больших Массивов информации, на первый и второй входы элементаСигналы регенерации микроЭВМ 1 и И 21.2с периодом 2 мс (фиг.З,в,г) и дли- Таким образом, на выходе элементательностью 150 мкс поступают на пер- И 21 получаетс  суммарный сигнал чте-вые входы формирователей 27 и 28 од - ни  (фиг.5,х, фиг.3,ф), обеспечиваю-ЗО ночного импульса, на вторые входы щий одновременное чтение информациикоторых поступают тактовые импульсы обеими микроэвм 1 и 2 в режиме пре-с периодом 0,4 мкм (фиг.3,6)i рывани . Вне режима прерывани  сигналТактовые импульсы с первых выхо- чтени  вырабатываетс  на выходе эле-дов формирователей 27 и 28 одиночно- мента И 22 при совпадении сигнала чте-- го импульса поступают на первые вхо- ни , поступающего с магистральногоды элементов И 3 и 4, на вторые вхо- приемника 10, с сигналом с инверсно-ды которых поступают сигналы с первого выхода триггера 17 прерывани .Сиг-го и второго выходов счетчика 29 се- налы чтени , вырабатываемые в режимередины (фиг.2.

прерывани  и вне этого режима, посту-40 Первьм выходом счетчика 29 середипают с выходов элементов И 21 и 22ны  вл етс  пр мой выход первого

на выходы элемента ИЛИ 23. С выхода; триггера 31, сигнал на котором

элемента ИЛИ 23 через магистральный(фиг.3,е) устанавливаетс  по заднему

передатчик 24 сигнал чтени  поступаетфронту сигнала с инверсного выхода

в магистраль внешних .устройств.45 Формировател  28 одиночного импульса

По окончании чтени  массива данных и сбрасываетс  по сигналу переноса внешнего устройства в режиме прерыва- с двоичного счетчика 35,

ни  выполн етс  команда обнулени  ре-На вход двоичного счетчика 35 посгистра прерывани . При выполнениитупают тактовые импульсы периодом

этой команды адрес регистра прерьгаа- Q 0,4 мкс с выхода элемента И 34 при

ни  (фиг.5,б,н) через магистральный совпадении тактовых импульсов с втоприемопередатчик 9 поступает на пер-рого входа счетчика 29 середины и

вые входы дешифратора 11 адреса.Насигнала с пр мого выхода триггера 31,

второй и ,четвертый входа дешифрато-поступаюпшх соответственно на первый ра 11 адреса поступают сигналы обме- gg и второй входы элемента И 34. На вхона (фиг.5,в,о) и записи (фиг.5,д,р.)дах параллельной записи информации

с магистрального приемника 10. На. двоичного. счетчика 35 установлен

первом выходе дешифратора 11 адресакод 54748, что позвол ет получить им- вьфабатываетс  сигнал записи по адре- пульс переноса через 1 мс после на5чала поступлени  тактовых импульсов на вход счетчика 35. Таким образом, на первом выходе счетчика 29 середины формируетс  сигнал, соответствуго- ций первой половине периода сигнала регенерации микроЭВМ 2.

Вторым выходом счетчика 29 середины  вл етс  инверсный выход триггера 32, сигнал на котором (фиг. 3,и) устанавливаетс  по сигналу с выход-а элемента И 33 при налггчии на его входах сигнала с первого выхода формировател  27 одиночного импульса и с инверсного выхода триггера 31, сигнал на котором соответствует второй половине периода регенерации мик роЭВМ 2j а сбрасываетс  по заднему фронту сигнала с второго вьпсода формировател  28 одиночного импульса.

Таким образом, при совпадении сигнала с выхода формировател  27 одиночного импульса с сигналом с первого счетчика 29 середины на элементе К 3 на втором выходе счетчика 29 середины сигнал отсутствует и на выход элемента ИЛИ 6 проходит сигнал с выхода формировател  27 одиночного импульса. При несовпадении сигнала с формировател  27 одиночного импульса с сигналом с первого выхода счетчика 29 середины на вто- .ром выходе счетчика 29 середины формируетс  сигнал, который дает разрешение на прохождение на выход элемента Ш1И б через элемент И 4 сигнала с первого выхода формировател  28 одиночного импульса.

Следовательно, ,на выходе элемента РШИ 6 вырабатываетс  тактова  последовательность с переменным аременным интервалом между импульсами, мини saпьнa  величина которого равн етс  1 мс. При наличии сигнала готов ности на вторых входах элементов И 5 и 25 тактова  последовательность с выхода элемента ЮТИ 6 поступает на блоки 26 и 30 прерьгаани , вызьгеа  прерывание микpoЭB f I и 2,

Claims (3)

1.Устройство дл  параллельной записи информации в две ЭВМ., содержащее два элемента И, первые входы ico торых соединены с входом за вки устройстваJ выходы первого и второго алементов И  вл ютс  соответственно гГервЫм, и вторым выходами пре

378736

рьшани  устройства, отличающеес  тем, что, с нелью по- вьшшни  скорости ввода информадии .в систему из двух микроЭВМ за счет синхронизации процесса вво- да, в него введены блок синхронизации за вок и два блока формировани  сигналов чтени , причем первый и

Q второй входьг сигналов регенерации блока синхронизации за вок  вл ютс  соответственно первым и вторым входами си гналов регенерации устройства, вход тактировани  блока синхрониза 5 ции за вок  вл етс  входом тактировани  устройства, выход синхронизации блока синхронизации за вок соединен с вторыми входами первого и второго элементов И, первые информа g дионньге входы-выходы первого и второго блоков формировани  сигналов чтени   вл ютс  соответственно первым и вторым информационными входами-выходами устройства, вторые ин25 формационные входы-выхОл7Ы первого и в торого блоков формировани  сигналов чтени   вл ютс  соответственно третьим и четвертым информационными входами-выходами устройства, входы уп30 равлегш  первого и второго блоков

формировани  сигналов чтени   вл ютс  соответственно первым и вторым входами управлени  устройства, выходы прерывани  первого и второго блоков формировани  сигналов чтени   вл ютс  соответсгвенно третьим и четвертым выходами прерывани  устройства , выходы сигналов чтени  первого и второго блоков формировани  сигналов

35

40

чГени   вл ютс  соответственно пер0

5

вым и вторым выходами сигналов чтени  устройства, входы сигналов ответа первого и второго блоков формировани  сигналов чтени   вл ютс  соответственно первым и вторым входами сигналов ответа устройства, первый и второй выходы сигналов взаимной сикх- ронизации каждого из блоков формировани  сигналов чтени  соединены соответственно с первым и вторым одноименными- входами другого такого же блока.

2, Устройство по п,1, о т л и - ч а.ющее с  тем, что блок синхронизации за вок содержит два формировател  импульсов, два элемента И, элемент ИЛИ и счетчик середины, содержащий два триггера, два элемента И и счетчик, причем входы чаттуска

71

первого IT второго фop fиpoвaтeлeй импульсов  вл ютс  соответственно первым и вторым входами сигналов регенерации блока, пр мой выход первого формировател  импульсов соединен с первыми входами первого элемента И, счетчика середины и первого элемента И блока, пр мой выход второго формировател  импульсов соединен с первым входом второго элемента И блока,инверсный выход второго формировател  импульсов соединены с входами установки обоих тригггеров счетчика сере динь, первый вход второго элемента И которого соединен с входами тактировани  обоих формирователей импульсов и с входом тактировани  блока , пр мой выход первого триггера счетчика середины соединен с вторым входом второго элемента И счетчика середины и с вторым входом первого элемента И блока, инверсный выход первого триггера счетчика середины соединен с вторым входом первого элемента И счетчика середины, выход первого элемента И счетчика середины соединен с входом сброса второго триггера, инверсный выход которого соединен с вторым входом второго элемента И блока, выход второго элемента И счетчика середины соединен со счетным входом счетчика, выход переноса счетчика соединен с его же входом загрузки и с входом сброса первого триггера, выходы обоих элементов И блока соединены с соответ- ствую1Ч ими входами элемента ИЛИ, выход которого  вл етс  выходом синхронизации блока,

3. Устройство по П.1, о т л и - ч ающеес  тем, что блок формировани  сигналов чтени  содержит магистральный приемопередатчик, магистральный приемник, дешифратор адреса , четыре триггера, шесть элементов И, элемент ИЛИ и два магистральных передатчика, причем первый информационный вход-выход магистрального приемопередатчика  вл етс  первым информационным входом-выходом блока, второй информационный вход-выход магистрального приемопередатчика соединен с информационным входом дешифратора адреса и с вторым информационным входом-выходом блока, информационный вход магистрального приемника

378738

 вл етс  входом управлени  блока,первый и второй выходы магистрального приемника соединены соответственно

с первым и вторым входами стробирова- ни  дешифратора адреса, третий выход магистрального приемника соединен с входом установки первого триггера, четвертый выход магистрального прием Q ника соединен с первыми входами первого , второго и третьего элементов И и с третьим входом стробировани  дешифратора адреса, первый выход которого соединен с входом установки рого триггера и с первым входом четвертого элемента И, второй вход которого соединен с выходом второго триггера , вход сброса которого соединен с вторым выходом дешифратора адреса,

20 с входом установтси третьего триггера и с входом сброса четвертого тригге- ра, выход четвертого элемента И соединен с вторым входом первого элемента И, выход которого соединен с вхо25 дом сброса третьего триггера, инверсный выход которого соединен с первым выходом сигнала взаимной синхронизации блока и с первым входом п того элемента И, второй вход которого  в30 л етс  первым входом сигналов взаимной синхронизации блока, выход п того элементов И соединен с входом установки четвертого триггера, пр мой выход которого соединен с вторым входом второго элемента И и с информационным входом первого магистрального передатчика, выход которого  вл етс  выходом прерывани  блока, инверсный выход четвертого триггера

4Q соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом второго магистрального пере с датчика, выход которого  вл етс  выходом сигнала чтени  блока, пр мой выход первого триггера соединен с третьим входом второго элемента И, выход которого соединен с вторым выходом сигналов взаимной синхронизации блока и с первым входом шестого элемента И, второй вход которого  вл етс  вторым входом сигналов взаимной синхронизации блока, выход шестого элемента И соединен с вторым входом элемента ИЛИ, вход сброса первого триггера  вл етс  входом сигнала ответа блока.

35

50

55

ipu.i

cpu9.2

iiiiiiiiiiiiiiiiiiiiiiitiiiniiiiiiniiininiiiiiiiiiiiiiiiiiHiiiMiHiiiiiiiiiiiiniiiiii П

JllliUillilllllllliL

VmMUf ffffuc/n/ra frpffltrfaf uff

4fnfHufpfruf fflff frffejao/SffMuf у -xx

П П П П П П

п п II11 ЛL

п п -п п п п

ffonoMffa aojftufafiuJt

ffoMotfif& ioifiueat a

ун nejfffmfTrmr

В

X

/Jtf/vaffvcr jijjpf/rro/ff/iu

r

% УЧ/

л

ZIZZZIX

A™Z

У

JjL

лA

gju.S

j o t cfTJf

с

V

ZZZZIX

/I

1-j;

Qt/urf t u

% УЧ/

X

1-jL